NT96650&NT96655_DDR3_Layout_layout注意事项.pdf

Confidential 聯 詠 科 技 股 份 有 限 公 司聯 詠 科 技 股 份 有 限 公 司 NOVATEK MICROELECTRONICS CORP. 頁次(PAGE) 1/4 NT96650 Digital Still Camera Processor DDRIII Layout Guide 2012/12/26 HW System Application Confidential 聯 詠 科 技 股 份 有 限 公 司聯 詠 科 技 股 份 有 限 公 司 NOVATEK MICROELECTRONICS CORP. 頁次(PAGE) 2/4 DDRIII Layout Guide Define (DR_D0D7 , DR_DQM0) : Data byte0 group (DR_D8D15 , DR_DQM1): Data byte1 group (DR_A0A13 , DR_BA0BA2) : Address group (DR_CAS#,DR_RAS#,DR_WE#,DR_CKE) : Command goruop 1.Placement DSP 與 DDRIII 的擺放位置請儘量靠近,讓所有 DRAM 相關走線越短越好 2.Impedence a).Differential = 100 ohm. (DR_CLK/DR_CLK# , DR_DQS0/DR_DQS0# , DR_DQS1/DR_DQS1#) b).Single-ended = 50 ohm. (DR_D0D15 , DR_DQM0DQM1 , DR_A0A13 , DR_BA0BA2 DR_CAS# , DR_RAS# , DR_WE# , DR_CKE ) 3.Data / DQS a). Data的走線長度不可以超過1200 mil b).全部的Data訊號都走線在同一層 (Data byte0,Data byte1,DR_DQS0,DR_DQS0#,DR_DQS1,DR_DQS1#) c). Data的走線層必須是在內層 d). Data走線層的相鄰層必須要有完整的reference ground 以六層板為例,如下圖的疊構,Data的走線必須走在L3 Confidential 聯 詠 科 技 股 份 有 限 公 司聯 詠 科 技 股 份 有 限 公 司 NOVATEK MICROELECTRONICS CORP. 頁次(PAGE) 3/4 Top L2 - GND L3 - Signal L4 - Signal L5 - Power Bottom e). Data byte0 跟(DR_DQS0/DR_DQS0#)的走線長度差異要<150 mil Data byte1 跟(DR_DQS1/DR_DQS1#)的走線長度差異要<150 mil 4.Command / Address / Clock a).(DR_CLK/DR_CLK#)和(DR_DQS0/DR_DQS0#,DR_DQS1/DR_DQS1#) 的走線長度差異要<600 mil b). (Address , Command)和(DR_CLK/DR_CLK#) 的走線長度差異要<300 mil 5.VREF a).在 DSP 和 DRAM 的 VREF pin 端都必須要有 bybass capacitor bypass capacitor 一定要分別擺放在接近 DSP 端和接近 DRAM 端 b).VREF 的走線請用 ground 做 shielding (ex. GND/VREF/GND) 並注意鄰近的上下層是否有高頻訊號會去干擾到 VREF Confidential 聯 詠 科 技 股 份 有 限 公 司聯 詠 科 技 股 份 有 限 公 司 NOVATEK MICROELECTRONICS CORP. 頁次(PAGE) 4/4 6.Power / GND a).AVDD_DR_1V 的電源必須要跟 Core power (VDDK) 1V 做隔離 b).AVDD_DR_1V 的 bybass capacitor 請放兩顆 ,一各 1uF ,一各 1nF c).在 DSP 和 DRAM 端的 1.5V power pin 端都必須要有 bybass capacitor d).給 DDRIII 相關走線參考的 ground plane 必須要完整