EDA技术-VHDL-EDA技术-VHDL-3.3 8-3编码器a.docx

n8-3 编码器程序设计与仿真实验1 实验目的(1) 熟悉软件的使用，了解使用 EDA 工具进行设计的全过程。(2) 学会用 VHDL 语言进行逻辑电路设计。2 实验原理8-3 编码器有八个输入信号，输出是（2 8， n=3）三位二进制代码。其编码表如表 3.3.1 所示。表 3.3.1 三位二进制编码器的编码表输入Y2输 出Y1Y0I0I1I2I3I4I5I6I7000011110011001101010101由编码表写出逻辑表达式如下：Y =I +I +I +I 2 4 5 6 7Y =I +I +I +I 1 2 3 6 7Y =I +I +I +I 0 1 3 5 73 实验内容(1) 用 VHDL 语言编写 8-3 编码器源程序。(2) 进行综合、优化及功能仿真。4 实验预习与思考(1) 熟悉 8-3 编码器的工作原理。(3) 如何在波形测试台窗口编辑输入信号。(4) 在结构体中有几类功能描述语句，各起什么作用。 5 VHDL 仿真实验(1) 为此工程新建一个文件夹。双击图标，启动 Quartus软件工作平台。新建工程设计文件名为 encoder8_3.vhd。在新建的VHDL 模型窗口下编写的源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity encoder8_3 is -实体说明Port ( reset : in std_logic;input : in std_logic_vector(7 downto 0); output : out std_logic_vector(2 downto 0);76end encoder8_3;architecture Behavioral of encoder8_3 is -结构体beginprocess(reset,input) -进程beginif ( reset = 1) thenoutput <= "000"elsecase input iswhen "00000001" => output <= "000"when "00000010" => output <= "001"when "00000100" => output <= "010"when "00001000" => output <= "011"when "00010000" => output <= "100"when "00100000" => output <= "101"when "01000000" => output <= "110"when "10000000" => output <= "111"when others=> output<="000"end case;end if;end process;end Behavioral;(2) 创建工程及全程编译完成源代码输入后即可创建工程。然后进行全程编译，检查设计程序是否正确（方法参照2.1 节基本 设计流程）。单击工具栏 ToolsNetlist Viewers 在出现的下拉菜单中有四个选项，选择第一项 RTL Viewer， 即 HDL 的 RTL 级图形观测器,选好后将自动弹出如图 3.3.1 所示 RTL 电路。77图 3.3.1 8-3 编码器 RTL 电路（3）仿真请参照 2.1.5 节建立波形编辑文件进行功能仿真，仿真结果如图 3.3.2 所示，在图中可以看到，例如 在输入信号为 00100000 时，对应的输出为 101，实现了 8-3 编码器的基本功能。其他的结果也可以通过同 样的方法进行分析。图 3.3.2 8-3 编码器仿真结果6 实验报告（1） 用 VHDL 语言编写 8-3 编码器源程序。（2） 对 8-3 编码器的逻辑功能进行仿真并分析仿真结果。7 实验练习题（1）设计一个带使能控制端的 16-4 编码器，并参照本次实验中的实验步骤完成 16-4 编码器的编译、 仿真。78