多种EDA工具FPGA协同设计方案.docx

多种 EDA 工具的 FPGA 协同设计前言FPGA 在电子市场上占有举足轻重的地位。现在的问题是：现在市场在FPGA 开发方面的 EDA 工具令人眼花缭乱，各自侧重点不同，性能也不一样，我们应该如何选择？为了加速FPGA的开发，选择并协调好各种EDA 工具显得非常重要，本文将探讨上述问题并给出一种解决方案。本文以Altera 公司的 FPGA 为目标器件，通过开发实例介绍FPGA 开发的完整的流程及开发过程中使用到的开发工具，包括QuartusII 、 FPGACompilerII 、Modelsim ，并重点解说如何使用这三个工具进行协同设计。二、 FPGA 的开发流程及实例FPGA的开发分为设计输入、功能仿真、设计综合、前仿真、布局布线、时序仿真、时序分析和编程下载几个步骤。设计流程如图1 所示。我们的开发实例是 “带顺序选择和奇偶检验的串并数据转换接口 ”。接口电路可以实现数据的串并转换，并根据控制信号确定输出的并行数据的顺序，以及输出奇偶检验位。开发实例是用来说明FPGA的开发流程和各种EDA 工具的协同设计，因此这里的描述重点并 在 设 计 本 身 。 开 发 实 例 使 用 的 目 标 器 件 是AlteraEPF10K30ETC114-1； 开发 软 件 有QuartusII2.0、公 司 FPGAFLEX10KE CompilerII系 列 的3.6和Modelsim5.6SE。QuartusII 是 Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。QuartusII 可以产生并识别EDIF网表文件、 VHDL网表文件和VerilogHDL 网表文件，为其它EDA 工具提供了方便的接口；可以在QuartusII 集成环境中自动运行其它 EDA 工具。 Mentor Graphics 公司的 Modelsim 是业界较好的仿真工具，其仿真功能强大，且图形化界面友好，而且具有结构、信号、波形、进程、数据流等窗口。 FPGA Compiler II 是一个完善的 FPGA 逻辑分析、综合和优化工具，它从HDL 形式未优化的网表中产生优化的网表文件，包括分析、综合和优化三个步骤。如果设计的硬件系统不是很大，对综合和仿真的要求不是很高，我们完全可以在Quartus II中完成设计。实际上，这个开发实例完全可以在Quartus II 这个集成的开发环境中完成。下面，我先介绍一下如何在 Quartus II 中完成设计，然后再介绍如何利用Quartus II 提供的第三方 EDA工 具 的 接 口 与 其 它 EDA 工 具 （ 包 括 综 合 工 具 FPGA Compiler II和仿真工具ModelSim5.6SE ）完成协同设计。1. 基于 Quartus II的 FPGA 的开发利用 Quartus II 软件的开发流程可概括为以下几步：设计输入、设计编译、设计时序分析、设计仿真和器件编程。（ 1）设计输入QuartusII 软件在 File 菜单中提供 “ NewProjectWizard.向”导，引导设计者完成工程的创建。当设计者需要向工程中添加新的VHDL文件时，可以通过“New”选项选择添加。在这里我们创建工程“s_to_p，”编写 “s_to_p.vhd 文件 ”，并将文件添加到工程中。（ 2）设计编译Quartus II 编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的 Altera 系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。首先确定软件处于Compile Mode ，可以通过Processing菜单进行选择。在 Processing菜单中选择CompilerSettings项。在这里可以进行器件选择、模式设定、综合和适配选项设定及设计验证等。我们选择FLEX10KE系列型号为EPF10K30ETC114-1的器件，并选择在编译后进行时序分析。单击 Processing菜单下的 “ Start Compilation 项，”开始编译过程。查看编译结果。编译结果以树状结构组织在 Compilation Report 中，包含工程的设置信息，以及编译设置、编译效果等信息，同时也包含了静态时序信息。（ 3）设计定时分析单击Project菜单下的 “ Timing Settings.选”项，可以方便地完成时间参数的设定。QuartusAnalysesII 软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的文件夹中显示。其中我们可以得到最高频率fmax 、输入寄存器的建立时间Timingtsu 、输出寄存器时钟到输出的延迟 tco 和输入保持时间楚地判定是否达到系统的时序要求。本设计实例电路的th等时间参数的详细报告，从中可以清fmax 可达到 192.31MHz 。（ 4 ）设计仿真Quartus II 软件允许设计者使用基于文本的向量文件（以在 Quartus II 软件的波形编辑器中产生向量波形文件（.vec ）作为仿真器的激励，也可 .vwf ）作为仿真器的激励。通过Quartus II 的波形编辑器，我们编辑波形文件 “ s_to_p.vwf 用”于仿真。接着，在 Processing 菜单下选择 “Simulate Mode” 选项进入仿真模式，选择 “Simulator Settings. 对”话框进行仿真设置。在这里可以选择激励文件、仿真模式（功能仿真或时序仿真）等，我们选择时序仿真，单击 “Run Simulator ”即开始仿真过程。完成仿真后，我们可以通过时序仿真得到的波形判断系统设计是否达到要求。（ 5）器件编程设计者可以将配置数据通过 MasterBlaster 或 ByteBlasterMV 通信电缆下载到器件当中，通过被动串行（ Passive Serial ）配置模式或 JTAG 模式对器件进行配置编程，还可以在 JTAG 模式下给多个器件进行编程。利用 Quartus II 软件给器件编程或配置时，首先需要打开编程器（在 New 菜单选项中选择打开 Chain Description File ），在编程器中可以进行编程模式设置（ Mode 下拉框）、硬件配置（ Programming Hardware 对话框）及编程文件选择（ Add File. 按钮），将以上配置存盘产生 .cdf 文件，其中存储了器件的名称、器件的设计及硬件设置等编程信息。当以上过程正确无误后，单击 Start 按钮即可开始对器件进行编程配置。这里我们需要根据外围硬件电路设计的情况进行选择。2. 多种 EDA 工具协同设计在 FPGA 设计的各个环节都有不同公司提供不同的EDA工具。每个EDA 工具都有自己的特点。一般情况，由FPGA厂商提供的集成开发环境，如QuartusII ，在设计综合和设计仿真环节都不是非常优秀，因此一般都会提供第三方EDA 工具的接口，让用户更方便地利用其它 EDA 工具。在这方面，作为EDA集成开发环境的QuartusII 做得很好，不仅可以产生并识别 EDIF网表文件、 VHDL 网表文件和 VerilogHDL 网表文件，为其它 EDA工具提供了方便的接口，而且可以在QuartusII 集成环境中自动运行其它EDA 工具。在FPGA 的 开 发 中 ， 如 果 选 用 Altera公 司 器 件 的 话 ， QuartusII+FPGA CompilerII+Modelsim 的工具组合是非常理想的选择。如图2所示，使用这三个EDA 工具对实例进行协同设计的流程。下面，我们将详细介绍这三个工具的协同设计。（ 1）设计输入和综合在 FPGA Compiler II 中编辑 “ s_to_p.vhd 设”计文件，并进行逻辑分析、综合和优化。使用 FPGA Compiler II 综合时，我们能够设置综合的各种约束条件及优化重点，并选择不同厂家的器件。在设计中，我们使用File 菜单中的 “Design Wizard”，创建工程，添加“ s_to_p.vhd 设”计文件，并选择 Altera 公司 FLEX10KE 系列型号为 EPF10K30ETC114-1 的器件为目标器件，在设置完成后，软件将自动开始综合和优化。综合、优化后，我们可以查看结果和综合所得到的原理图，看看是否能满足要求。接着，在Synthesis菜单中选择 “Export Netlist.打”开导出网表的对话框。在这里，可以设置和导出用于布局布线和前仿真的网表。在工程对应的文件夹中，“s_to_p.edf 是”用于QuartusII 布局布线的，而“ s_to_p.vhd （”注意：这个文件和源文件具有相同的名字）则用于Modelsim前仿真的。（ 2）功能仿真和前仿真使用 Modelsim 来进行功能仿真和前仿真。在Modelsim进行功能仿真和前仿真的操作一摸一样，只是输入的源程序不同罢了。首先，我们要创建工程，选择对应的工作库，并将源文件加入到工程中。接着选择Compile菜单中的 “Compile. 对”源文件进行编译，并编写测试台（可以是Macro文件，也可以是TestBench ）。最后，选择Simulate菜单中的“ Simulate. ，在”“ Simulate 对”话框中选择仿真需要实体，采用对应的测试台进行仿真，验证系统的逻辑功能及综合后的逻辑功能的正确性。（ 3）布局布线和时序分析如果仿真结果没有问题，接下来的工作就是布局布线。在布局布线之前，先对QuartusII 的设计环境进行设置。在Project菜单中选择 “ EDATool Setting.，”打开EDA工具设置对话框。在这里，我们能选择设计输入和综合工具，仿真工具，时序分析工具和版图级工具。现在，我们关心的是设计输入和综合工具还有仿真工具，分别在对应的列表框中选择FPGACompilerII 和 Modelsim 。注意仿真工具还要确定输出语言。布局布线的输入源文件是经FPGA Compiler II综合、优化的输出文件。在这里，FPGA Compiler II的输出文件 “s_to_p.edf 即”是 Quartus II 布局布线的输入文件。对这个文件进行编译和时序分析，就可以得到布局布线后的用于时序仿真和编程下载的文件。观察编译结果，发现时序分析中 fmax 为 204.08MHz ，就这个指标而言，采用 FPGA Compiler II 综合、优化显然比采用 Quartus II 综合的效果要好。编译输出的文件中有几个是下面步骤要用到的：一个是时序仿真文件，软件将这些文件都存于工程文件夹下面的 “Simulation 文”件夹中， 包 括 描 述 电 路 的 逻 辑 结 构 的 网 表 文 件 “s_to_p.vho ”和 对 应 的 延 时 标 准 格 式 文 件“ s_to_p_vhd.sdo ；”另一个是编程下载文件，包括不同格式的“ s_to_p.sof 和”“ s_to_p.pof 。”（ 4）时序仿真进行时序仿真前，我们要确定已经获得针对特定FPGA 输出网表文件，对应延时标准格式文件，以及厂家提供的与特定FPGA对应的库文件。其中网表文件和标准延时格式文件是布局布线时产生的文件，而库文件则是由厂商提供，在QuartusII 软件的安装目录中可以找到。本设计中，网表文件时“s_to_p.vho ，”延时标准格式文件是“s_to_p_vhd.sdo ”，并由于选用Altera 公司 FLEX10KE系列的 EPF10K30ETC114-1为目标器件，所以库文件是 “FLEX10KE_ATOMS.VHD”和 “FLEX10KE_COMPONENTS”.VHD。确定输入文件后，我们就能利用Modelsim进行时序仿真。首先，建立工程，将上述文件添加到工程中去，并在“ work库”中新建“ flex10ke 库”。接着，打开 “Compile”对话框，先在 “flex10ke ”库中编译文件 “flex10ke _atoms.vhd ”和 “ flex10ke _compomnets.vhd ”，再在 “ work库”中编译文件 “ s_to_p.vho （”注意一定要弄清楚编译次序）。编译完成之后，我们就可以进行仿真了。时序仿真与功能仿真和前仿真不同的是时序仿真需要加入延时标准格式文件。打开 “Simulate 对”话框，选择要仿真的实体 “ s_to_p 并”,在选择 SDF 标签，加入延时标准格式文件是 “ s_to_p_vhd.sdo 。”其它的操作和功能仿真和前仿真相同。从时序仿真的结果，我们可以进行最接近硬件的一次设计验证。（ 5）编程下载利用集成开发环境 Quartus II 中的编程工具，根据外围硬件电路的情况，设置编程模式，我们能很方便地完成编程下载工作，在硬件上对设计进行验证。三、结论在实际的 FPGA 的开发中，选用 Quartus II+FPGA Compiler II+Modelsim 的具组合能很好地规划设计流程，充分利用各 EDA 工具的优点，提高开发效率。EDA工参考文献1石俊斌，林辉 .在 PLD 开发中提高VHDL 的综合质量，单片机与嵌入式系统应用，2003 年，第 4 期2孙富明，李笑盈 .基于多种 EDA 工具的 FPGA 设计，电子技术应用，2002 年 1 月，第 1 期3 林敏，方颖立 .VHDL 数字系统设计与高层综合. 北京，电子工业出版社，2002 年 1月， 12 614Altera Corporation ， “ QuartusII Help Version 2.0” .5Model Technology Incorporated， “ ModelSim SE User's Manual Version 5.6”6 SynopsysIncorporated ， “ FPGA CompilerII/FPGA Express VHDLReferenceManual Version 1999， 05”