modelsim实验01-计数器仿真实验步骤.docx

一、 新建工程a) 如图，打开modelsim后点击FileàNewàProject.b) 弹出如下图对话框，输入Project Name后，点击OKc) 弹出如下对话框，点击Close二、 在建好的工程中添加Verilog程序文件并进行编译a) 新建好的空工程如下图，在空白处右击，选择Add to ProjectàNew File.b) 弹出如下对话框，将type选项改为Verilog，然后输入名称，点击OKc) 双击新建好的文件，在右侧的编辑框里输入程序d) 输入完成后，点击左上角工具栏的保存按钮e) 同样的步骤建立一个测试文件，然后在空白处右击选择CompileàCompile All，进行编译f) 编译成功后，会出现如下变化，否则请检查程序重新编译三、 进行仿真a) 编译成功后，点击下方Library选项，在展开的work文件夹中右击刚才建立的测试文件，选择Simulateb) 此时弹出如下sim选项界面，在任意处右击选择Add toàWaveàAll items in regionc) 添加波形完成后，会弹出右侧如下波形框，将上方工具栏中的时间长度100ps改为1ms，然后点击傍边的run工具按钮d) 点击运行之后，出现如下波形图，通过调节工具栏上的放大、缩小、适应屏幕的按钮，以及拖动下方的进度条，就会出现合适的波形视图，如下PS:鼠标右击波形框中的测试文件名，选择RadixàUnsigned,可以将二进制改为十进制，如下图，可以看到，计数器随着时钟频率的上升沿，开始计数四、附录Verilog计数器实验源程序module counter3b(clk,cnt);/counter3b.v input clk; output reg2:0cnt=3'b0; always (posedge clk) begin cnt<=cnt+1; endendmoduletimescale 1 ns/10 ps/ counter3b_tbmodule counter3b_tb(); reg clk=0; wire 2:0cnt; always #100 clk=clk; counter3b i1(.clk(clk),.cnt(cnt);endmodule