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信息工程学院,DDS信号发生器的设计,贾立新,1 信号产生的方法,RC振荡器：频率稳定度不高,LC振荡器：频率稳定度不高,石英晶体振荡器 ：频率稳定度高，但频率调节困难,1 信号产生的方法,频率稳定度高，但频率很难连续步进,1 信号产生的方法,直接数字频率合成技术(Direct Digital Freqency Synthesis，DDS),DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器等组成,（1）频率切换时间短,（2）频率分辨率高,（3）相位变化连续,（4）易于集成、易于调整,2 直接数字频率合成的原理,对于一个频率为fout的正弦信号Sout，可以用下式来描述：,其相位为：,将正弦信号的相位和幅值均转化为数字量,用频率为fclk的基准时钟对正弦信号进行抽样,将2切割成2N等份作为最小量化单位，从而得到的数字量M为：,2 直接数字频率合成的原理,当M取1时，可以得到输出信号的最小频率步进为,由于正弦函数为非线性函数，很难实时计算，一般通过查表的方法来快速获得函数值。,2 直接数字频率合成的原理,DDS正弦信号发生器原理框图,2 直接数字频率合成的原理,3 DDS信号发生器的两种技术方案,（1）采用专用DDS集成芯片的技术方案,（2）采用单片机+FPGA的技术方案,专用DDS集成芯片AD9850,4 采用专用DDS集成芯片的信号发生器,硬件电路设计,4 采用专用DDS集成芯片的信号发生器,IOUTFS=32×（1.248V/R1）mA=10.24mA,LT6600-10为单片集成开关电容低通滤波器，截止频率为10MHz。,4 采用专用DDS集成芯片的信号发生器,LT6600-10内部还有一全差分放大器，通过改变R4和R5的阻值可获得不同的放大倍数。,当R4和R5取相同阻值时，内部差分放大器的增益为402/R4,4 采用专用DDS集成芯片的信号发生器,LT6600-10为单片集成开关电容低通滤波器，截止频率为10MHz。,从LT6600-10输入和输出信号波形比较：,4 采用专用DDS集成芯片的信号发生器,假设要产生50Hz的正弦波，可通过下式计算得到4字节频率字：,AD9850的参考时钟fCLKIN频率为125MHz。,4字节频率字为000006B6H， W0=00H，W1=00H，W2=00H，W3=06H，W4=B6H。,4 采用专用DDS集成芯片的信号发生器,AD9850控制字传送时序图,W0为相位控制字，W1W4为32位频率字,4 采用专用DDS集成芯片的信号发生器,W0W4五字节频率控制字分别存放在34H38H中,RESET EQU P2.0 W_CLK EQU P2.1 CS4 EQU 0C004H W0 EQU 34H W1 EQU 35H W2 EQU 36H W3 EQU 37H W4 EQU 38H,4 采用专用DDS集成芯片的信号发生器,SEND: CLR RESET MOV DPTR，#CS4 MOV A，34H MOVX DPTR，A MOV A，35H MOVX DPTR，A MOV A，36H MOVX DPTR，A MOV A，37H MOVX DPTR，A MOV A，38H MOVX DPTR，A SETB FQ_UD NOP CLR FQ_UD RET,4 采用专用DDS集成芯片的信号发生器,采用DDS技术设计一个信号发生器,5 采用单片机+FPGA实现的信号发生器,设计要求如下：,（1）具有产生正弦波、方波和三角波3种周期性波形；,（2）输出信号频率范围10Hz5MHz，频率步进间隔1Hz；,（3）输出信号幅值范围010V（峰峰值），波形幅值和偏移量可调；,（4）具有稳幅输出功能，当负载变化时，输出电压幅度变化不大于±3%（负载电阻变化范围：50）；,（5）具有显示输出波形类型、重复频率等功能。,5 采用单片机+FPGA实现的信号发生器,1 方案设计,5 采用单片机+FPGA实现的信号发生器,硬件电路详细设计,单片机子系统设计,单片机软件设计,高速D/A转换电路设计,FPGA内部逻辑设计,滤波电路的设计,信号放大电路的设计,驱动电路的设计,5 采用单片机+FPGA实现的信号发生器,SoC单片机C8051F360, Silicon Laboratories在2007年推出的100MHz SoC单片机；, 高性能51内核指令系统与传统51单片机完全兼容；, 1组双周期16 × 16乘加器（MAC）, 1个精准度2%的内部振荡器和32kB FlashROM；,可配置式I/O引脚和各种通讯外设，包括UART、SPI和I2C。, 10位200ksps SAR A/D转换器和10位D/A转换器。,单片机子系统设计,单片机子系统硬件设计,键盘显示电路,单片机最小系统,DDS子系统参数的确定,DDS子系统设计,（1）输出带宽。,当频率控制字M=1时，输出信号的最低频率为 fomin=fclk/2N 式中，fclk为系统时钟频率，N为相位累加器的位数。当N取值很大时，最低输出频率可以达到很低，甚至可以认为DDS的最低频率为零频。,DDS的最高输出频率由系统时钟频率和一个周期波形采样点数决定。当系统时钟频率为，采样点数为X，则最高输出频率为 fomax=fclk/X,DDS子系统设计,（2）频率稳定度。DDS信号的频率稳定度等同于外部时钟信号的频率稳定度。由于外部时钟信号一般采用晶体振荡器，因此，DDS信号频率可以达到很高的稳定度。,（3）频率分辨率。频率分辨率由下式决定：,如果参考时钟频率取40MHz，相位累加器位数取32，可求得最小频率步进值为：,DDS子系统设计,（4）DDS信号的质量,DDS信号源的质量可用信号的失真度THD（Total Harmonic Distortion，也称总谐波系数）来表示。,X：采样点数， n ：DAC字长,D/A选用8位字宽，一个周期的样本数取256，失真度为0.72%。,一个周期的样本数为20，失真度约为6.4%。,一个周期的样本数为8，失真度达到23%,DDS子系统参数的确定,（1）系统时钟频率：40MHz；,（2）频率控制字的位宽：32位；,（3）相位累加器的位宽：32位；,（4）波形存储器的地址位宽：8位；,（5）波形存储器的数据位宽：8位。,最小频率步进值,DDS子系统设计,DDS子系统顶层原理图,频率字接收模块,高速A/D转换电路设计,高速D/A转换器AD9708,AD9708与FPGA的连接,高速A/D转换电路设计,模拟子系统设计,增益可调放大电路,差分放大电路,驱动电路,MAX4016,MAX4016,单片机子系统软件设计,软件主要功能：,人机接口：波形选择，频率设置,向FPGA传送波形数据和频率控制字,页面2,页面3,页面1,LCD显示画面设计,页面4,页面5,按键的定义,主程序流程图,键盘中断服务程序流程图,给定频率转化为4字节的频率控制字,N为字宽，取32，fCLK为时钟频率，取40MHz。,键盘中断服务程序流程图,键盘中断服务程序流程图,键盘中断服务程序流程图,键盘中断服务程序流程图,键盘中断服务程序流程图,键盘中断服务程序流程图,测试结果,100kHz正弦波,测试结果,1MHz正弦波,测试结果,1MHz正弦波频谱,测试结果,1kHz方波,测试结果,1kHz三角波,
