数电课件第四章组合逻辑电路.ppt

第四章 组合逻辑电路,4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计 4.3 组合逻辑电路中的竞争冒险 4.4 若干典型的组合逻辑集成电路 4.5 组合可编程逻辑器件 4.6 用Verilog HDL描述组合逻辑电路,熟练掌握组合逻辑电路的分析方法和设计方法； 掌握编码器、译码器、数据选择器、数值比较器的逻辑功能及其应用； 掌握加法器的功能及其应用； 学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接； 正确理解可编程逻辑器件。,教学基本要求,4.1 组合逻辑电路的分析,目的：确定已知电路的逻辑功能。,步骤：,由逻辑图逐级写出各输出端的逻辑表达式,化简和变换各逻辑表达式,列出真值表,根据真值表归纳逻辑电路的功能,例：分析如图所示逻辑电路的功能。,解：（1）写输出表达式,（2）列真值表,（3）归纳逻辑功能,三输入变量有奇数个1时，输出L=1，否则为0，即输入三位二进制码含奇数个1时，输出1为有效信号称奇校验电路。,例：分析以下逻辑电路的功能。,解：（1）写输出表达式,（2）列真值表,（3）分析功能,半加器 ：即A、B为加数，S是它们的和，C是向高位的进位 。,一个逻辑函数其真值表（最小项表达式）是唯一的，而其逻辑功能实现电路不是唯一的。,与非门构成的半加器,由异或门及与门（与非门）实现的半加器,例：分析以下逻辑电路的功能,解：（1）写输出表达式：,（2）列真值表,（3）归纳功能,电路具有全加功能，Ai、Bi为加数，Ci-1为低位向本位进位数，Si为和，Ci为本位向高位的进位。,4.2 组合逻辑电路的设计,目的：已知功能，求（设计）电路。,目标：电路简单，所用器件的数目和种类应尽量少（视具体情况而定）。,步骤：,根据功能要求设输入、输出变量，列真值表 （逻辑抽象）,根据真值表写输出表达式,化简逻辑函数（根据真值表填卡洛图，化简逻辑函数）,根据简化的逻辑表达式画出电路图,例：某车间有3台设备，如有1台出现故障时黄灯亮，两台出现故障时红灯亮，三台都出现故障时红黄灯都亮，设计一个显示车间设备故障情况的电路，并用与非门加以实现。,解：设3台设备分别为A、B、C（输入变量），有故障为1，无故障为0；黄、红灯分别为X、Y（输出变量），亮为1，不亮为0。,列真值表：,0 0 0 0 0,0 0 1 1 0,0 1 0 1 0,0 1 1 0 1,1 0 0 1 0,1 0 1 0 1,1 1 0 0 1,1 1 1 1 1,化简变换逻辑函数表达式,画逻辑电路图,用其他门实现,实际上就是一个全加器,例：设计一个裁决电路，1名主裁，3名副裁，主裁通过记2票，副裁通过记1票，设计一个少数服从多数的裁决电路，用与非门实现。,解：（1）设输入变量为A(主)、B、C、D(副)，输出变量为L，通过为1，不通过为0。 列真值表：,（2）填卡洛图，化简, 画逻辑图,1. 设计一个电话机报警信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路74LS00（每片含4个2输入端与非门）实现。,练习题,2. 设计一个判断输入4位二进制数的数值范围的电路，要求电路能够判断输入数值的范围（05；610；1115）。,4.3 组合逻辑电路中的竞争冒险,前面在分析和设计组合逻辑辑电路时，都没有考虑门电路延迟时间对电路的影响。实际上，由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。这一现象称为竞争冒险。,4.3.1. 产生竞争冒险的原因,不考虑门的延时：,考虑延时：,不考虑门的延时：,考虑延时：,“1”冒险,“0”冒险,竞争,由于逻辑门存在延时时间，信号经由不同的路径达到某一会合点的时间有先有后的现象。,冒险,由于竞争而引起电路输出发生瞬间错误现象称为冒险。冒险表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。“0冒险”和“1冒险”统称冒险。,冒险现象的识别,可采用代数法来判断一个组合电路是否存在冒险，方法为： 写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为：,例：判断图示电路是否存在冒险。,4.3.2 竞争冒险的消除方法,1. 增加乘积项以避免互补项相加。,在 电路中，存在冒险现象。如在其逻辑表达式中增加乘积项AB，使其变为 就不会产生冒险 。,2. 发现并消去互补相乘项。,在逻辑式 中存在冒险现象。如将其变换为 则在原来产生冒险的条件AC0时，L=0，不会产生冒险。,3输出并联滤波电容,由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可能产生冒险的门电路输出端并接一个滤波电容（一般为420pF），利用电容两端的电压不能突变的特性，使输出波形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象的作用。,4.4 若干典型的组合逻辑集成电路,4.4.1 编码器,4.4.2 译码器/数据分配器,4.4.3 数据选择器,4.4.4 数值比较器,4.4.5 算术运算电路,4.4.1 编码器,1. 编码器(Encoder)的定义与分类,编码：赋予二进制代码特定含义的过程称为编码。,如：8421BCD码中，用1000表示数字8。,ASCII码中，用1000001表示字母A等。,编码器：具有编码功能的逻辑电路。,编码器的逻辑功能：能将每一个编码输入信号变换为不同的二进制的代码输出。,如：BCD编码器将10个编码输入信号分别编成10个4位码输出。,8线-3线编码器将8个输入的信号分别编成8个3位二进制数码输出。,一般而言，N个不同的信号，至少需要n位二进制数编码。N 和 n 之间满足关系: 2nN。,编码器分类：普通编码器和优先编码器,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,2. 编码器的工作原理,（1）普通编码器（4线2线编码器）,输入4个信号，要求有4个状态，输出取n位，使2n4，且n为最小正整数，n=2，2位二进制（输出）代码。,真值 表,逻辑表达式,逻辑电路图,分析, 当I0I3中某一个为1时，输出Y1Y0即为对应的代码；, 当输入中有2个或2个以上的输入同时为1或全部为0，输出出现错误编码。,（2）优先编码器,定义：能够识别请求信号的优先级别并进行编码的逻辑部件。,优先编码器举例（4线2线）,真值表,分析,对于I0，只有当I1、I2、I3均为0，且I0为“1”时，输出才为00；,对于I3，无论其他3个入端输入如何，只要I3输入有效电平“1”，输出即为11。,逻辑表达式,包含了无关项，故比前面的非优先编码器简单。,当I0=1，I1I3均为0和I0I3均为0时Y1Y0都是00，这两种情况无法区分。,问 题,左边十个按键代表输入的十个十进制数符号09，输入低有效，即某一按键按下，对应的输入为0。输出（A，B，C，D）对应的4位8421码。,（3） 键盘输入8421BCD码编码器,逻辑图,真值表,功能分析, 输入低电平有效；, 输入信号中有一个为有效电平时，GS=1，代表有信号输入；只有S0 S9均为高电平时GS = 0，代表无信号输入，此时输出0000为无效代码，可区分两种情况下输出都是0的问题。,缺点：同时按下两个或更多键时，将造成输出混乱。,3. 集成电路编码器,（1）CD4532（8线3线优先编码器）（TTL：74148）,逻 辑 图,真值表,真值表和功能表的区别与联系？,功能分析, E I: 高有效； GS: 高有效； EO: 高有效， 用于级连以构成多位编码器。,编码器的优先级别依次为：7，6，5，4，3，2，1，0，当某一输入端有高电平输入，且比它优先级别高的输入端为低电平输入时，输出端才输出与之相对应的代码。如：输入端I5为高，而6、7端均为低时，才输出101。,可以通过真值表推导出各输出端的逻辑表达式（略）,（2）CD4532的应用,用两片CD4532组成十六位输入的优先编码器。,（1）当EI10时，片（1）禁止编码，从而EO10，所以片（0）也禁止编码，整个电路的编码输出L3L2L1L0=0000是非编码输出；,（2）CD4532的应用,用两片CD4532组成十六位输入的优先编码器。,（2）当EI11时，片（1）允许编码，若A15A8均无有效电平输入，则EO11，使EI01，从而允许片（0）编码； L3L2L1L0=00000111（对应A0A7）,（2）CD4532的应用,用两片CD4532组成十六位输入的优先编码器。,（3）当EI11且A15A8中存在有效电平输入时，EO10，使EI00，片（0）禁止编码； L3L2L1L0=10001111（对应A8A15）,结论：片（1）的优先级高于片（0），且A15的优先级最高。,4.4.2 译码器/数据分配器,1. 译码器的定义及功能,译 码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号(即电路的某种状态)。,译码器：具有译码功能的逻辑电路称为译码器。,译码器的功能：将每个输入的二进制代码译成对应的高、低电平信号。,编码器与译码器功能对比,2. 2线4线译码器逻辑分析,真值表,逻辑表达式,功能分析, 为使能端，低电平有效（0工作，1不工作）； A1、A0为码字(地址)输入端，4组数据分别代表4个不同的码字(地址)。 ，4个输出端，分别对应4个码字（地址），低电平有效。,说明： 有n个输入端，2n个输出端和一个使能输入端。 在使能端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出为无效电平。,3. 集成电路译码器,（1）二进制译码器,二进制译码器的原理框图,74 X 139双2线4线译码器（X：HCCOMS；LSTTL）,74x139逻辑符号框外部的 作为符号，表示外部输入或输出信号名称，字母上面的“”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量上面的“”号参与运算，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。,逻辑符号说明,74HC138(74LS138)集成译码器,逻辑真值表,逻辑表达式,各表达式与最小项之间的对应关系？,3线8线译码器的8个输出是三变量函数的全部最小项。基于这一点用该器件能够方便地实现三变量逻辑函数。,集成电路译码器的应用,1）扩展（利用译码器的使能端可以方便地扩展译码器的容量 ）,例：用两片74138扩展为4线16线译码器。,当E=1时，两个译码器都禁止工作，输出全1 。 当E=0时，译码器工作。,如何用74138扩展为5线32线译码器？,2） 实现组合逻辑电路,由于译码器的每个输出端分别与一个最小项相对应，而一个逻辑函数可以表示成最小项表达式，因此辅以适当的门电路，便可实现任何组合逻辑函数。,例：用一个3线8线译码器实现逻辑函数,解：将3个使能端按允许译码条件处理，将输入变量X、Y、Z分别接到A2、A1、A0，对函数进行变换可得：,3） 构成数据分配器,数据分配器：将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。 其作用与图示的单刀多掷开关相似。,利用3线8线译码器实现的数据分配器。,逻辑表达式(EN=1),能否利用译码器实现数据的串并转换，如能实现，如何实现？,问题,要求输入数据D以取反的形式在输出端输出，应如何处理？,问题,（2）二十进制译码器74HC42,真值表（其他六组伪码输入10101111各输出都为1）,利用译码器如何构成顺序脉冲发生器（P149）,（3）七段显示译码器,数字显示电路组成方框图,最常用的显示器：半导体发光二极管和液晶显示器。,数码管显示 数码管将十进制数码分为七段，每段为一个发光二极管，选择不同字段发光，显示不同字形。,集成CMOS七段显示译码器74HC4511,功 能 表,逻辑符号,功 能 表（续）,应用举例,用74HC4511和必要的门电路构成24小时及分钟的译码电路，并将小时高位的零熄灭。,4.4.3 数据选择器,1. 数据选择器的定义与功能,（1）定义,数据选择：根据地址选择码从多路输入数据中选择一路，送到输出。能够实现数据选择功能的逻辑部件称数据选择器。,它的作用与图示的单刀多掷开关相似。,常用的数据选择器有4选1、8选1、16选1等多种类型。下面以4选1为例介绍数据选择器的基本功能、工作原理及设计方法。,（2）4选1数据选择器,1） 逻辑电路图,2）逻辑表达式,3）真值表,4） 功能分析,2集成电路数据选择器,（1）74HC151（集成8选1数据选择器）,1个使能输入端,真值表,逻辑表达式,mi为S2S1S0的最小项。如S2S1S0=010，且使能有效，根据最小项的性质，只有m2为1，其余最小项为0，故得Y=D2，即只有D2传送到输出端。,（2）数据选择器的应用,1）扩展,位的扩展,一位8选1数据选择器扩展成两位8选1数据选择器,字的扩展,8选1的数据选择器扩展成16选1的数据选择器,2）逻辑函数产生器,当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。,当Di1时，mi对应最小项出现在表达式中；当Di0时，则不出现。因此，控制Di就可以得到不同的逻辑函数。,方法：, 将函数变换成最小项表达式；, 根据最小项表达式确定各数据输入端的二元常量；, 将S2S1S0作为输入变量，D0D7作控制信号，控制各最小项在输出函数中是否出现。同时使能端有效。,例: 用74LS151产生逻辑函数,解：写最小项表达式,例：用74HC151产生,解：列真值表,问题,如何用8选1数据选择器实现一个逻辑变量超过3个的逻辑函数？ 一个有多个输出的逻辑问题，如何用数据选择器实现，如全加器？,3）实现并行数据到串行数据的转换,例：74LS151实现8位并行数据到串行数据的转换,4.4.4 数值比较器,1数值比较器的定义及功能,（1）定义,数值比较对两个位数相同的二进制整数进行数值比较并判定其大小关系。,（2）1位数值比较器,1位数值比较器的功能是比较两个1位二进制数A和B的大小，比较结果有三种情况，即：AB、AB、AB。,真值表,逻辑表达式,逻辑电路,分析功能, A、B为两被比较数；, FAB、FAB、FA=B分别为三种情况下的比较结果，输出高为真。,（3）两位数值比较器（比较A：A1A0和B：B1B0）,真值表,逻辑表达式,FAB(A1 B1) + (A1 = B1)(A0 B0) FAB(A1 B1) + (A1 = B1)(A0 B0) FA=B(A1 = B1)(A0 = B0),逻辑电路,FAB(A1 B1) + (A1 = B1)(A0 B0) FAB(A1 B1) + (A1 = B1)(A0 B0) FA=B(A1 = B1)(A0 = B0),2集成数值比较器及其应用,（1）集成数值比较器74HC85,74HC85是典型的集成4位二进制数比较器。其比较原理于两位比较器相同。,低位比较结果,输入比较变量（A3A2A1A0和B3B2B1B0）,（2）集成数值比较器的应用,1）单片应用,一片74HC85可以对两个4位二进制数进行比较，此时级联输入端IAB 、IAB 、IAB应分别接0、0、1。当参与比较的二进制数少于4位时，高位多余输入端可同时接0或1。,2）数值比较器的位数扩展, 串联扩展方式,采用串联方式组成的8位数值比较器,级联方式中比较结果是逐级进位的，工作速度较慢。级联芯片数越多，传递时间越长，工作速度越慢。, 并联扩展方式,采用并联方式组成的16位数值比较器,4.4.5 算术运算电路,1. 半加器和全加器,（1）半加器：只能进行本位加数、被加数的加法运算而不考虑低位进位。,真值表,逻辑表达式,逻辑图,如果想用与非门组成半加器，则将上式用代数法变换成与非形式。,（2）全加器：能同时进行本位数和相邻低位的进位信号的加法运算。,真值表,逻辑表达式,逻辑图,2. 多位数加法器,由全加器构成的4位串行进位加法器,缺点,速度受到进位信号的限制，运算速度较慢！,改进,采用超前进位加法器。（自学）,3. 减法运算（自学）,4.5 组合可编程逻辑器件 4.6 用Verilog HDL描述组合逻辑电路,