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xilinx Vivado工具使用技巧综合属性在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。1.ASYNC_REGASYNC_REG是影响Vivado工具流中许多进程的属性。此属性的目的是通知工具寄存器能够在D输入引脚中接收相对于源时钟的异步数据，或者该寄存器是同步链中的同步寄存器。当遇到此属性时，Vivado综合会将其视为DONT_TOUCH属性，并在网表中向前推送ASYNC_REG属性。此过程可确保具有ASYNC_REG属性的对象未进行优化，并且流程中稍后的工具会接收属性以正确处理它。您可以将此属性放在任何寄存器上; 值为FALSE（默认值）和TRUE。可以在RTL或XDC中设置此属性。ASYNC_REG Verilog Example：(*ASYNC_REG = “TRUE” *) reg 2:0 sync_regs;2.CLOCK_BUFFER_TYPE在输入时钟上应用CLOCK_BUFFER_TYPE以描述要使用的时钟缓冲器类型。默认情况下，Vivado综合使用BUFG作为时钟缓冲器。支持的值是“BUFG”，“BUFH”，“BUFIO”，“BUFMR”，“BUFR”或“无”。 CLOCK_BUFFER_TYPE属性可以放在任何顶级时钟端口上。它可以在RTL和XDC中设置。CLOCK_BUFFER_TYPE Verilog Example(* clock_buffer_type = “none”*) input clk1;CLOCK_BUFFER_TYPE XDC Exampleset_property CLOCK_BUFFER_TYPEBUFG get_ports clk3. FSM_ENCODINGFSM_ENCODING控制状态机上的编码。通常，Vivado工具会根据最适合大多数设计的启发式方法为状态机选择编码协议。某些设计类型使用特定的编码协议可以更好地工作FSM_ENCODING可以放在状态机寄存器上。其合法价值是“one_hot”，“sequential”，“johnson”，“grey”，“auto”和“none”。 “auto”值是默认值，允许工具确定最佳编码。可以在RTL或XDC中设置此属性。FSM_ENCODING Example (Verilog)(* fsm_encoding = “one_hot” *)reg 7:0 my_state;4. KEEP使用KEEP属性可防止信号优化或被吸收到逻辑块中的优化。此属性指示综合工具保持其所处的信号，并将该信号放入网表中。例如，如果信号是2位AND门的输出，并且它驱动另一个AND门，则KEEP属性可用于防止该信号合并到包含两个AND门的较大LUT中。KEEP也常用于时序约束。如果对通常会优化的信号存在时序约束，KEEP会阻止该操作，并允许使用正确的时序规则KEEP Example (Verilog)(* keep = “true” *) wire sig1;assign sig1 = in1 assign out1 = sig1 5 RAM_STYLERAM_STYLE指示Vivado综合工具如何推断内存。可接受的值是：block：指示工具推断RAMB类型组件。distributed：指示工具推断LUT RAM。寄存器：指示工具推断寄存器而不是RAM。ultra：指示工具使用UltraScale +URAM原语。默认情况下，该工具根据启发式选择要推断的RAM，以便为大多数设计提供最佳结果。将此属性放在为RAM声明的数组或层次结构级别上。如果设置了信号，该属性将影响该特定信号。如果设置在层次结构级别上，则会影响该层次结构级别中的所有RAM。层次结构的子级别不受影响。这可以在RTL或XDC中设置。RAM_STYLE Example (Verilog)(* ram_style = “distributed” *)reg data_size-1:0 myram 2*addr_size-1:0;6 ROM_STYLEROM_STYLE指示综合工具如何推断ROM存储器。可接受的值是：block：指示工具推断RAMB类型组件distributed：指示工具推断LUT ROM。默认情况下，该工具根据启发式选择要推断的ROM，以便为大多数设计提供最佳结果。这可以在RTL和XDC中设置。ROM_STYLE Example (Verilog)(* rom_style = “distributed” *)reg data_size-1:0 myrom 2*addr_size-1:0;