引脚与总线.ppt

第二章 8088/8086处理器总线时序 2.22.4节,图 1 微型计算机的功能模块,总线：连接计算机各功能部件的逻辑电路,本章主要内容,面向微机系统的外部结构（三总线结构）介绍 总线如何形成 8086CPU 的外部特性-引脚功能。 如何形成总线。 总线如何工作 总线操作和总线时序,三级周期的概念,ADD 2000H ，AL CPU内部 存储器 总线读周期 内部译码 总线空闲 CPU寄存器 存储器 总线读周期 相加 总线空闲 CPU 存储器 总线写周期,结果送2000H,读入,读入,取指,译码,执行,指令周期,三级周期：指令周期、总线周期、时钟周期,指令周期：一条指令从取出到执行完毕所需的时间。 总线周期：CPU通过总线操作与外部进行一 次数据交换的过程。 时钟周期：微机系统中统一的时钟信号CLK 的周期-由CPU的主频决定。时钟 周期是CPU处理动作的最小定时单 位,三级周期：,三者关系： 一个指令周期包含若干个总线周期； 一个基本总线周期需4个时钟周期， 称为4个“T状态”，T1、T2、T3、T4。,基本的总线周期：存储器读、写； 输入输出端口的读、写； 中断响应。,2.2 8086/8088的引脚信号与功能,双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名称和功能是不同的。 本节先讲与模式无关的引脚。,8088的引脚,与模式有关的引脚为2431 括号中为最小模式时引脚名,8086的引脚图,与模式有关的引脚为2431 括号中为最大模式时引脚名,CPU的外部特性表现在其引脚信号上，学习引脚信号时要关注以下几个方面：, 有效电平, 三态能力, 信号的流向, 引脚的功能,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平,高、低电平有效,上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚,一.地址/数据引脚,AD15 AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设端口的总线操作周期中，这些引脚在T1 输出存储器或I/O端口的地址。 其他时间用于传送数据D7 D0 当CPU响应中断以及系统总线“保持响应”时,复用线都被浮置为高阻状态。,二. 地址/状态引脚（续2）,A19/S6 A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的T1状态输出高4位地址A19 A16 在访问外设端口时不使用这4个引脚，T1状态全部输出低电平，表示无效。 其他T状态 输出状态信号S6 S3 S6为0用来指示80868088当前与总线相连，所以，在T2T4状态，S6总等于0，以表示80868088当前连在总线上。S5表明中断允许标志位IF的当前设置。S4和S3用来指示当前正在使用哪个段寄存器，如书中表2-2所示。,三、控制引脚,1、 (BHE/S7) 高8位 数据总线允许/状态复用引脚，输出，三态 。 T1状态时 输出BHE，表示总线高8位上的数据 D15 D8 是否有效。 BHE信号和A0联合来控制连接在总线上的存储器和接口以何种格式传输数据。 见P53 ,图2-19 。P46 表2-7 其它T状态输出S7 ，但无实际意义，是备用信号。,2、RD,读控制信号，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据。对谁读 ，取决于M/IO引脚的状态。 读操作时，该信号在T2、T3、TW状态有效均为低 电平。,3、READY,存储器或I/O口发来的“准备好”信号，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期TW 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 用于协调慢速外设和高速CPU 的配合。,4、TEST,测试，输入、低电平有效 使用协处理器8087时，通过该引脚和WAIT指令，可使8088与8087的操作保持同步（常用于多CPU系统）,中断请求和响应引脚,5、INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉 6、NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于INTR（可屏蔽中断）,主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障,7、RESET,复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使CPU回到其初始状态；当它再度返回无效时，CPU将重新开始工作 8086/8088CPU复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,8、CLK（Clock） 系统时钟，输入 系统通过该引脚给CPU提供内部定时信号 8086/8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时钟，其时钟周期约为210ns 9、Vcc 电源输入，向CPU提供5V电源 GND（2个） 接地，向CPU提供参考地电平,(五)其他控制线(2431引脚),这些引脚具有两种功能，根据方式控制线MNMX所处的状态而确定。 MN/MX（Minimum/Maximum）33pin 组态选择，输入 接高电平（电源电压）时，8086/8088引脚工作在最小组态。在此方式下，全部控制信号由CPU本身提供。 接地时，8086/8088工作在最大组态。这时，系统的部分控制信号由8288总线控制器提供。,1. 中断响应引脚,INTA（Interrupt Acknowledge） CPU对可屏蔽中断进行响应，输出、低电平有效 CPU进入中断响应周期，发出的2个负脉冲，以通知外设接口来自INTR引脚的中断请求已被CPU响应，并作为中断向量号的读选通信号。,最小模式下2431引脚的信号定义如下：,读写控制引脚,2. 地址锁存信号 ALE（Address Latch Enable） 地址锁存允许，输出、高电平有效 CPU 在每个总线周期的T1都提供ALE信号。 ALE引脚高有效时，表示复用引脚：AD15 AD0和A19/S6 A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统利用ALE引脚将地址锁存起来，锁存到8282 。 不能被浮空,3. 数据允许信号 DEN（Data Enable）,数据收发允许信号，输出、三态、低电平有效 有效时，表示允许数据通过数据总线收发器8286。即数据总线双向驱动器的选通信号 4. 数据收发输出DT/R（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明了当前数据总线上的数据流向。用来控制数据收发器的数据传送方向。 高电平时数据自CPU输出（通过8286发送数据） 低电平时数据输入CPU（通过8286接收数据）,注意引脚间的配合,5.存储器/IO端口 访问控制信号,M/IO（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15 A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19 A0提供20位存储器地址 在DMA方式时，被浮置为高阻状态。,6. 写信号,WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口。 在DMA方式时，被浮置为高阻状态。 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据,考虑谁接受这些信号,读写控制引脚,M/IO、WR和RD是最基本的控制信号 组合后，控制4种基本的总线周期,7.总线保持请求信号HOLD,输入、高电平有效 有效时，表示其他处理主模块向CPU申请占用总线 该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,8. 总线保持响应信号HLDA 输出、高电平有效 有效时表示CPU已响应总线请求，并已将总线释放。 此时CPU的地址引脚、数据引脚及具有三态输出能力的控制引脚将全面呈现高阻，从而让出了总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权。,最小模式时8086“引脚” 小结,CPU引脚是系统总线的基本信号 可以分成三类信号 16位数据线：AD0 AD15 20位地址线：AD0 AD15， A16/S3 A19/S6， BHE/S7 控制线： ALE、DEN、DT/R、M/IO、WR、RD TEST、READY INTR、INTA、NMI HOLD、HLDA RESET、CLK、Vcc、GND、 MNMX,最大组态下2431引脚定义： S0 S1 S2：输出、三态。总线周期状态信号。发给总线控制器8288，使其产生相应的总线控制信号代替CPU输出。译码状态见P33，表2.4 。 RQ/GT0，RQ/GT2 ：总线请求/允许信号； 双向。 可供CPU 以外的两个协处理 器来申请占用总线。 LOCK：输出、三态。总线封锁信号。有效时，别的 总线主设备不能获得对总线的控制。 执行LOCK指令、中断过程中为低有效。 QS0、QS1:输出。表示指令队列的状态，以便外部 （8087）对其动作进行跟踪，保持同步。 P34，表2.5,2.2.3 8088与8086的不同之处 指令队列 数据总线8位AD7AD0，一次只能传8位 IO/M （为了与8085兼容） BHE不需要了，改为SS0，与DT/R和IO/M组合决定最小模式中的总线周期操作。,“引脚”提问,提问1： CPU引脚是如何与外部连接的呢？ 解答：总线形成 提问2： CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？ 解答：总线时序,2.4 8086系统配置,一、 最小模式 当MNMX接高电平+5伏，系统工作于最小模式，即单处理器系统方式，它适合于较小规模的应用。 8086本身提供所有的控制总线信号,控制总线CB,数据总线DB,地址总线AB,系 统 总 线 形 成,C P U,I/O设备,I/O接口,存储器,系统总线BUS,总线形成,AD15 AD0,A19/S6 A16/S3,+5V,8086 CPU,ALE,地址锁存器8282,STB,系统总线信号,A19 A0,D15 D0,收发器8286,T OE,MN/MX* M/IO* RD* WR*,DT/R DEN,OE,8086最小模式下系统配置（总线形成）,OE=1 时，不导通，第三态，与系统总线断开,BHE,BHE,第2章：最小组态总线形成 （Intel 产品手册推荐电路）,RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD,READY CLK,READY,MN / MX,+5V,控制总线,地址总线A19 A0,数据总线D15 D0,ALE BHE A19 A16 AD15 AD 0,DT / R DEN,8086 CPU,STB 8282,OE,T OE,8286,8284A,系统总线,BHE,时钟发生器（8284）见图2-12 地址锁存 分时复用的引脚上的地址信号需分离锁存。 地址信号 AD15AD0，A19/S6A16/S3，BHE/S7。 使用Intel 8282 锁存，它是8位三态缓冲锁存器，需3 片。 或74LS373锁存器。 数据线的驱动 CPU引脚负载超过10个时，需采用缓冲器增加总线的驱动能力。 数据总线的双向驱动 利用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，需2片。 或74LS244、74LS245双向总线缓冲器,1、20位地址总线的形成,A0A19 , BHE 采用3个8282进行锁存和驱动,2、16位数据总线的形成,D0D15 采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有Intel 8287、通用数字集成电路245等 1. 用于数据总线和CPU之间的数据传输； 2. 用以增加数据总线的带负载能力,3. 系统控制信号的形成,由8086引脚直接提供 基本的控制信号8086引脚中都含有 例如：M/IO*、WR*、RD*等,二、最大模式（多处理器模式）系统,较大规模的应用系统。在一个系统中存在两个或两个以上的处理器，例如可以接入数值协处理器8087等。 增加总线控制器8288，形成总线控制信号 增加总线仲裁逻辑-总线裁决器8089， 用于裁决哪个处理器拥有对总线的使用权。,作为一个多CPU系统，应该要处理好以下几方面问题： 1多处理器并行处理时，各处理器之间同步； 2各处理器任务协调，并保证协调操作； 3多处理器系统共用设备的共享和分配； 4系统总线使用权的占用问题。,（一）、最大组态下2431引脚定义： S0 S1 S2：输出、三态。发给总线控制器8288，以使其产生有关存储器和I/O访问的总线周期所需的控制信号。 RQ/GT0，RQ/GT2 ：总线请求/允许信号； 双向。 可供CPU 以外的两个协处理 器来申请占用总线。 LOCK：输出、三态。总线封锁信号。有效时，别的 总线主设备不能获得对总线的控制。 执行LOCK指令、中断过程中为低电平。 QS0、QS1:输出。表示指令队列的状态，以便外部 （8087）对其动作进行跟踪，保持同步。,AD15 AD0,A19/S6 A16/S3,8086,系统总线信号,A19 A0,D15 D0,8282,STB,8286,T OE,OE,MN/MX*,S0S2,8288,DEN DT/R ALE AEN,CLK,MRDC MWTC IORC IOWC INTA,S0S2,CLK,最大模式时总线形成,控制总线,BHE,BHE,总线控制器8288 ：根据CPU要执行的操作提供的状态信号S0 、 S1 、 S2建立控制时序，输出控制信号（根据要执行的总线周期按时序输出读写控制信号）。,MRDC MWTC AMWC IORC IOWC AIOWC INTA DT/R DEN MCE/PDEN ALE,S0 S1 S2,CLK AEN CEN IOB,8288,S2、S1、S0的编码意义,8086最大组态系统配置图,在最小方式系统中，控制信号MIO、WR、INTA、ALE、DTR 和DEN是直接从CPU的第2429脚送出的。 而在最大方式系统中,则由状态信号S2、S1、S0隐含了上面这些信息,使用8288后，系统就可以从S2、S1、S0状态信息的组合中得到与这些控制信号功能相同的信息。,比较两种模式,2.4 .3 8086处理器时序,时序（Timing） 当CPU执行指令时，送出一系列的信号，这些信号随时间的变化及相互间的因果关系称为CPU时序。 总线时序描述CPU引脚如何实现总线操作 CPU时序决定系统各部件间的同步和定时,一、时序的基本概念,基本的总线操作,总线操作是指CPU通过总线对外进行的各种操作 8086的总线操作主要有： 存储器及I/O的读操作 存储器及I/O的写操作 中断响应操作 总线请求及响应操作 总线空闲,一个总线操作对应一种总线周期 用总线时序图来描述一个总线周期,总线周期,存储器读总线周期： 任何指令的取指阶段都需要。任何一条以存储单元为源操作数的指令 存储器写总线周期： 任何一条以存储单元为目的操作数的指令 I/O读总线周期： 只有执行IN指令才产生。 I/O写总线周期： 执行OUT指令才出现。 中断响应总线周期: CPU响应可屏蔽中断时生成,何时有总线周期？,8086最基本的总线周期是CPU对MEM或I/O进行的读写周期。,一个基本总线周期由4个时钟周期（T1，T2，T3，T4）构成。 T1：CPU从地址/数据线上送出地址。 T2：地址撤消。若是CPU读：地址/数据线是高阻； 若是CPU写：地址/数据线是数据。 T3：数据稳定在总线上，在T3与T4交界处采样数据,进入T4状态。 T4：结束状态。,基本的读写操作过程可用简化的读写时序来表示。,下面展开微处理器最基本的 4 种总线周期 存储器读总线周期 存储器写总线周期 I/O读总线周期 I/O写总线周期,8086最小组态的总线时序,(1)、存储器读总线周期时序（8086最小组态时）,T4,T3,T2,T1,ALE,CLK,A19/S6 A16/S3,AD15 AD0,A15 A0,输入数据,A19 A16,S6 S3,READY,M/IO,DEN,DT/R,BHE,T1状态M/IO输出高电平，表示存储器操作； 输出20位存储器地址A19 A0； 输出BHE ALE输出正脉冲，并在下降沿将地址锁存； DT/R输出低电平，表示为数据输入。 T2状态输出控制信号RD； DEN为低有效，选通数据收发器8286； 数据地址状态过渡 。 T3状态检测READY信号，判定数据传送是否能够完成，若可以来自MEM或I/O的数据在T3被稳定的送到数据总线。 T4状态完成数据传送。 CPU在T3状态结束T4状态开始时的下降沿处，CPU对数据总线进行采样，从而读得数据。,CPU与存储器接口的时序配合 8086CPU对存储器的读写时序 CPU总线周期内，各部件都以系统时钟信号为基准，希望在4个T状态内操作完成（采用同步时序）。 存储器对读写周期的时序要求 指存储器本身在读写时能达到的最小时间要求。 反映了它的响应速度，和保证进行有效读写的时间要求。 当双方相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）。即半同步。,CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作,当被访问对象数据传输速度与CPU存取数据的速度匹配时，READY线处高电平。而当被访问对象速度慢于CPU时，READY信号要在T2结束的下降沿之前，变为低电平。直到准备好才又为高电平。 同步时序通过插入等待状态，来使速度差别较大的两部分保持同步. 在读写总线周期中，判断是否插入Tw 1. 在T3的上升沿检测READY引脚是否有效。 2. 如果READY无效，在T3和它T4之间插入一个等效于T3的Tw ，在TW继续检测READY。 3. 如果READY有效，执行完该T状态，进入T4状态。,插入等待状态Tw,等待状态,T1 T2 T3 Tw Tw Tw T4,CLK,READY,TW,T3,T2,T1,ALE,CLK,A19/S6 A16/S3,AD15 AD0,A15 A0,输入数据,A19 A16,S6 S3,READY,（高电平）,IO/M,RD,DEN,DT/R,T4,BHE,(2)、存储器写总线周期时序,T4,T3,T2,T1,ALE,CLK,A19/S6 A16/S3,AD15 AD0,A15 A0,输出数据,A19 A16,S6 S3,READY,（高电平）,M/IO,WR,DT/R,DEN,BHE,111,101,A19A16,S6S3,ALE,S2S0,CLK,A19/S6A16/S3,DEN,由8288 产生,输入数据,A7A0,AD15AD0,DT/R,MRDC,存储器读周期,8086最大组态的总线时序,存储器写总线时序,111,110,A19A16,S6S3,由8288 产生,ALE,-S2-S0,CLK,A19/S6A16/S3,DEN,写命令,AD15AD0,A7A0,输出数据,DT/R,-AMWTC,-MWTC,2、I/O读/写周期 3、空闲周期- 一系列的T1 状态 指CPU正进行内部操作、不进行对 外操作的总线空闲状态Ti 4、中断响应周期 5、 系统复位 6、CPU进入和退出保持状态 CPU在什么时候把总线让出来？,中断响应周期,当 INTR 脚为高电平，向CPU提出中断请求。 IF=1 则CPU在执行完当前指令后响应中断,进入中断响应时序,其中包含两个中断响应周期：,本章总结,掌握三级周期的概念 了解8086的两种组态形式； 掌握最小组态下8086cpu的典型引脚定义;总线形成 最大组态下总线形成，与最小组态的区别。 3. 理解总线时序，会读典型总线周期的时序图 8086与慢速设备的匹配方法-插入等待周期。,讨论：什么是分时复用？,分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数 8088 /8086CPU的数据地址线采用了总线复用方法,第2章：补充：三态门和D触发器,三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路 三态门的作用：功率放大、导通开关 器件共用总线时，一般使用三态电路： 需要使用总线的时候打开三态门； 不使用的时候关闭三态门，使之处于高阻 D触发器的作用：信号保持，导通开关,双向三态缓冲器,A,B,T,OE,OE*0，导通 T1 AB T0 AB OE*1，均不导通,双向三态门具有双向导通和三态的特性,Intel 8286,OE*0，导通 T1 AB T0 AB OE*1，不导通,每一位都是一个双向三态门， 8位具有共同的控制端,8位双向缓冲器 控制端连接在一起，低电平有效 可以双向导通 输出与输入同相,数据收/发器,返回,2、D触发器,电平锁存： 高电平通过，低电平锁存 上升沿锁存： 通常用负脉冲触发锁存,三态缓冲锁存器（三态锁存器）,T,A,D Q C,B,STB,Intel 8282是8位三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片373。 透明：高电平时锁存器的输出能够跟随输入变化 锁存：由高到低跳变时锁存 三态输出： 输出控制信号有效时，允许数据输出； 无效时，不允许数据输出，呈高阻状态,Intel 8282：具有三态输出的TTL电平锁存器,Intel 8282：具有三态输出的TTL电平锁存器,OE* 输出允许引脚 STB 电平锁存引脚,每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起,地址锁存器,通,锁存,返回,本章结束,计算机与佛学诗,下面是一首诗，很有禅意的样子： To see a world in a grain of sand And a heaven in a wild flower, Hold infinity in the palm of your hand And eternity in an hour. 一颗沙里看出一个世界 一朵野花里一座天堂 把无限放在你的手掌上 永恒在一刹那里收藏 这首诗也可以这样理解: 计算机芯片的主要材料由沙的主要成分就是Si2O（二氧化硅）构成 一个显示器可以看到大千世界 通过你手上的键盘可以搜索无限的问题 在一小时之内你就可以像如来一样，了解一切,