QPSK调制解调器仿真设计.doc

湖南文理学院课程设计报告课程名称： 专业综合课程设计 教学院部： 电气与信息工程学院 专业班级： 通信工程08101班 学生姓名： 谢 德 学生学号： 200816020111 指导教师： 叶 华 完成时间： 2011 年6月21日 评阅意见： 评阅教师 日期 报告成绩： 目录一、摘要2二、设计目的：2三、设计要求：2四、QPSK调制解调的基本原理21、多进制数字相位调制（MPSK）基本原理22、QPSK的调制33、QPSK的解调4五、QPSK调制解调系统仿真51、基于FPGA调制电路52、基于FPGA解调电路7六、心得体会9参考文献9QPSK调制解调器的仿真设计一、摘要在数字信号的调制方式中QPSK是目前最常用的一种数字信号调制方式,它具有较强的抗干扰性、较高的频谱利用率和较高的功率利用率，且在电路上实现也较为简单。因此，它广泛应用于高、中速的数据传输系统中。调制技术是通信领域里非常重要的环节，一种好的调制技术不仅可以节约频谱资源而且可以提供良好的通信性能。QPSK调制是一种具有较高频带利用率和良好的抗噪声性能的调制方式，在数字移动通信中已经得到了广泛的应用。数字通信技术与FPGA 的结合是现代通信系统发展的一个必然趋势。文中介绍了QPSK 调制解调的原理, 并基于FPGA 实现了QPSK 调制解调电路，以及在maxplus2环境下的仿真。关键词：数字信号；调制；解调；QPSK；maxplus；二、设计目的：掌握QPSK调制解调技术，用仿真软件设计实现QPSK调制解调器。三、设计要求：1、阐述QPSK调制解调技术2、画出QPSK调制解调器的原理方框图3、画出QPSK调制解调器的仿真波形图4、写出详细的设计报告（不少于5000字）四、QPSK调制解调的基本原理1、多进制数字相位调制（MPSK）基本原理多进制数字相位调制也称多元调相或多相制。他利用具有多个相位状态的正弦波来代表多组二进制信息码元，即用载波的一个相位对应于一组二进制信息码元。如果载波有个相位，它可以代表k位二进制码元的不同码组。在MPSK信号中，载波相位可取个可能值， 。因此MPSK信号可表示为 假定载波频率是基带数字信号的整数倍，则上式可改写为由上式表明，MPSK信号可等效为两个正交载波进行多电平双边带调幅所得已调波之和。带宽的产生可按类似于双边带正交调制信号的方式实现。本文以4PSK为例进行分析与说明。2、QPSK的调制4PSK常称为正交相移键控（Quadrature Phase Shift Keying,QPSK）。它的每个码元含有2b的信息。现在用00，01，10，11表示QPSK的四种状态。所以，对于输入的二进制序列，每两位码元一组。然后根据码元情况，用载波的四种相位去表示它们。这种由两个码元构成一种状态的符号码元称为双比特码元。码元ab与相位之间的关系如表1所示。表1 QPSK信号的编码abab00110110QPSK的产生方法两种。第一种是用相乘电路，第二种是选择法，本设计采用相乘电路来设计的。如图1所示。图中输入基带信号是二进制不归零双极性码元，它被“串/并变换”电路变成两路码元a和b。变成并行码元a和b后，其每个码元的持续时间是输入码元的2倍。这两路并行码元序列分别用以和两路正交载波相乘。两路信号在相加电路中相加后得到输出矢量。串/并变换相干载波产生/2相移相乘电路相乘电路相加电路单/双极性变换单/双极性变换图13、QPSK的解调由于QPSK信号可以看作是两个正交2PSK信号的叠加，所以用两路正交的相干载波去解调，可以很容易地分离这两路正交的2PSK信号。相干解调后的两路并行码元a和b，经过并串变换后，成为串行数据输出。此法是一种正交相平解调法，又称极性比较法，原理如图2所示。BPFLPFLBP抽判抽判并/串变换相干载波产生/2相移相乘电路相乘电路定时抽样输出图2为了便于分析，可不考虑噪声的影响。这样，加到接收机上的信号在符号持续时间内可表示为假定讨论的/4相移系统,那么只能取/4、3/4、5/4、7/4。两路乘法器的输出分别为LPF输出分别是根据/4移相系统PSK信号的相位配置规定，抽样判决器的判决准则列于表2，当判决器按极性判决时，若正抽样值判为1，负抽样判定为0，则可将调相信号解调为相应的数字信号。解调出来的a和b在经过并/串变换，就可以还原出原调制信号。若解调/2移相系统的PSK信号，需改变移相网络及判决准则。表2 /4系统判决器判决准则符号相位的极性的极性判决器输出ab/4+113/4-+015/4-007/4+-10五、QPSK调制解调系统仿真1、基于FPGA调制电路QPSK调制电路方框图基带信号通过串/并转换器得到 2 位并行信号,四选一开关根据该数据, 选择载波对应的相位进行输出, 即得到调制信号, 调制框图如图3所示。FPGAclkstart基带信号四选一开关并/串转换已调信号分频图3QPSK调制程序及maxplus2下的仿真图（图4）library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_QPSK isport(clk :in std_logic; -系统时钟start :in std_logic; -开始调制信号x :in std_logic; -基带信号y :out std_logic); -调制信号end PL_QPSK;architecture behav of PL_QPSK issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(1 downto 0); -中间寄存器signal yy:std_logic_vector(1 downto 0); - 2 位并行码寄存器signal f:std_logic_vector(3 downto 0); -载波 fbeginprocess(clk) -通过对 clk 分频, 得到 4 种相位;并完成基带信号的串并转换beginif clk' event and clk='1' thenif start='0' then q<=0;elsif q=0 then q<=1;f (3)<='1' ; f (1)<='0' ; xx(1)<=x;yy<=xx;elsif q=2 then q<=3;f(2)<='0' ; f(0)<='1' ;elsif q=4 then q<=5;f(3)<='0' ; f(1)<='1' ; xx(0)<=x;elsif q=6 then q<=7;f(2)<='1' ; f(0)<='0' ;else q<=q+1;end if;end if;end process;y<=f(0) when yy="11" elsef(1) when yy="10" elsef(2) when yy="01" elsef(3); -根据 yy寄存器数据, 输出对应的载波end behav;图42、基于FPGA解调电路QPSK解调电路方框图当调制为低电平时, 译码器 1 根据记数器输出值, 送入加法器相应的数据。加法器把运算结果送到寄存器, 译码器 2 根据寄存器数据通过译码, 输出两位并行信号,该信号再通过并串转换即可得到解调后的基带信号, 调制框图如图 5所示。FPGAclkstart调制信号计数器译码1加法器译码2基带信号并/串图5QPSK解调程序及maxplus2下的仿真图（图6）library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity demodulation isport(clk :in std_logic; -系统时钟start :in std_logic; -同步信号x :in std_logic; -调制信号y :out std_logic); -基带信号end demodulation;architecture behav of demodulation issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vector(1 downto 0); -2位并行基代信号寄存器signal yy:std_logic_vector(2 downto 0); -寄存 xx数据beginprocess(clk)beginif clk' event and clk='1' thenif start='0' then q<=0;elsif q=0 then q<=1;yy<=xx; y<=yyy(0); -把加法计数器的数据送入 yy寄存器if x='0' then xx<="001" -调制信号x为低电平时,送入加法器的数据“001”else xx<="000"end if;elsif q=2 then q<=3;if x='0' then xx<=xx+"001" -调制信号x为低电平时,送入加法器的数据“001”end if;elsif q=4 then q<=5; y<=yyy(1);if x='0' then xx<=xx+"010"-调制信号x为低电平时,送入加法器的数据“010”end if;elsif q=6 then q<=7;if x='0' then xx<=xx+"011"-调制信号x为低电平时,送入加法器的数据“011”end if;else q<=q+1;end if;end if;end process;process(clk) -此进程根据yy寄存器里的数据进行译码beginif clk='1' and clk' event thenif yy="101" then yyy<="00" - yy寄存器“101”对应基带码“00”elsif yy="011" then yyy<="01" -yy寄存器“011”对应基带码“01”elsif yy="010" then yyy<="10" -yy寄存器“010”对应基带码“10”elsif yy="100" then yyy<="11" -yy寄存器“100”对应基带码“11”else yyy<="00"end if;end if;end process;end behav;图6六、心得体会本设计是以FPGA可编程器件为核心，通过用软件实现对输入的信号进行分析并进行编码（译码）输出。从而实现了QPSK调制解调的仿真设计。这次课程设计使我掌握了很多实践知识，在老师和同学的帮助下对maxplus2有了进一步的了解。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，进而提高自己的实际动手能力和独立思考的能力。整个设计过程可以说不是很顺利，因为有很多知识已经淡忘，还有很多新的东西没有掌握，所以这次设计在不断的复习、学习中度过，使我受益匪浅，也使我对VHDL语言的运用有了进一步的了解和掌握，也为今后的学习生活和工作打下良好的基础。参考文献1基于CPLD/FPGA的数学通信系统建模与设计，段吉海，电子工业出版社。2通信原理（第6版），樊昌信，国防工业出版社。本文是通过网络收集的资料，如有侵权请告知，我会第一时间处理。本店专业 提供 豆丁网 道客巴巴 百度文库 智客（21ask） 文档在线 网站的原始文档下载服务。收费标准：1、 豆丁网： 按照豆丁网原价的50%收取，不收手续费。2、 道客巴巴：按照道客巴巴网站原价的90%收取，不收手续费。3、 百度文库：所有文档，无论多少积分，统一收取1元，不收手续费。4、 智客网： 按照智客网的原价收取，手续费1元。（智客网站 每次充值最少是20元）5、 文档在线：所有文档，无论多少积分，统一收取5元，不收手续费（文档在线网站，每次充值至少20元）。关于发货：（5分钟内完成）1、 通过旺旺发送。2、 通过QQ发送。3、 通过邮箱发送。联系方式：1、 QQ：16405228812、 旺旺：mx5976516613、 邮箱：1640522881qq.com4、 手机：15018530036（限短信）注意事项：1、 所有文档一经售出概不退款。2、 大家购买时，请按实际的价格选择合适的宝贝数量。否则不予发货。谢谢配合。3、 拍下宝贝时，务必备注清楚文档网站链接地址（或者文档的完整名称）以及邮箱地址。4、 店主在线时再拍，以防止不能及时的给您发货。您有任何疑问，请联系我！欢迎大家前来咨询！营业时间 早上10：30-01：00