超大规模集成电路课程设计报告.doc

超大规模集成电路课程设计报告 目 录 1目的与任务?2 2.教学内容基要求?2 3.设计的方法与计算分析?2 3.1 74HC139芯片简介?3 3.2电路设计?4 3.3功耗与延迟估算?13 4. 电路模拟? 15 4.1直流分析?16 4.2 瞬态分析?17 4.3 功耗分析?19 5.版图设计? 21 5.1 输入级的设计?21 5.2 内部反相器的设计?21 5.3输入和输出缓冲门的设计?22 5.4内部逻辑门的设计?22 5.5输出级的设计?23 5.6连接成总电路图?24 5.3版图检查?24 6.总图的整理?25 7.经验与体会?26 8.参考文献? 27 附录A 电路原理图总图（一半）?28 附录B 总电路版图（无焊盘）?29 附录C总电路版图（加焊盘）?30 集成电路课程设计 1. 目的与任务 本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。 2. 教学内容基本要求 2.1课程设计题目及要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： 可驱动10个LSTTL电路（相当于15pF电容负载）； 输出高电平时， 输出低电平时，IOHIOL20uA,VOH,min =4.4V; =0.4V 4mA，VOL,man tt输出级充放电时间tr=f，pd25ns； 工作电源5V，常温工作，工作频率fwork=30MHZ，总功耗Pmax=15mW。 2.2课程设计的内容 1. 2. 3. 4. 5. 6. 7. 8. 2.3课程设计的要求与数据 1. 2. 3. 4. 5. 6. 独立完成设计74HC139芯片的全过程； 设计时使用的工艺及设计规则： MOSIS:mhp_n05； 根据所用的工艺，选取合理的模型库； 选用以lambda()为单位的设计规则； 全手工、层次化设计版图； 达到指导书提出的设计指标要求。 功能分析及逻辑设计； 电路设计及器件参数计算； 估算功耗与延时； 电路模拟与仿真； 版图设计； 版图检查：DRC与LVS； 后仿真(选做)； 版图数据提交。 3. 设计的方法与计算分析 3.1 74HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图3-1所示，其逻辑真值表如表3-1所示 图3-1 74HC139管脚图 表3-1 74HC139真值表 由于74HC139芯片是由两个2-4译码器组成，两个译码器是独立的，所以，这里只分析其中一个译码器。由真值表可以看出，Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。 分析其逻辑功能，可以得到逻辑表达式： 由逻辑表达式可以得到的逻辑图如图3-2所示 图3-2 74HC139逻辑图 3.2 电路设计 本次电路设计采用的是m12_20.md模型的各参数。其参数如下： N管：?ox =3.98.8510?12?42F/m ?N=605.3?10m/Vs ?10t?395?10m Vtn?0.8V ox ?42?12?219?10m/Vs?P管：ox=3.98.8510F/m p tox?395?10?10m Vtp?1V 3.2.1输出级电路设计 据要求，输出级等效电路如图3-3所示，输入Vi为前一级的输出，可认为是理想的输出，即ViL=VSS,ViH=VDD。 图3-3 输出级等效电路 输出级N管(W/L)N的计算 当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输 入，要求 2 IOL 4mA， VOL,man =0.4V，依据MOS管的理想电流统一方程式： Ids? ?ox? tox 22 ?()?(V?V?V)?(V?V?V)GTSGTDL 可以求出(W/L)N的值。其主要计算如下: 2Idsntox?W? ?22?L?N?ox?nVg?Vtn?VS?Vg?Vtn?Vd 2?4?10?3?395?10?10 22?12?4 3.9?8.85?10?605.3?10?5?0.8?0?5?0.8?0.4 = =47.2748 输出级P管 ?W/L?p的计算 ?W/L?P,min极限值，然后取大者。 MOS管理想 当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间以 tr?tf ，分别求出这两个条件下的 IOH 20uA, VOH,min?4.4V 为条件计算 ?W/L?P,min极限值，用 电流方程统一表达式： Ids? 2 ?ox? tox 22 ?()?(V?V?V)?(V?V?V)GTSGTDL 可以求出 ?W/L?p的值。其主要计算如下： 2Idsptox?W? ?22?L?P?ox?pVg?Vtp?Vs?Vg?Vtp?Vd 2?20?10?6?395?10?10 22?12?4 3.9?8.85?10?219?10?0?1?5?0?1?4.4 = 0.471 N管和P管的充放电时间tr和 tf 表达式分别为 ?19Vdd?20Vtn?CL?tox?L?2?Vtn?0.1Vdd?1 ?tf?ln2?Vdd?Vtn?ox?n?W?n?Vdd?VtnVdd? ?19Vdd?20tp CL?tox?L?2tp?0.1Vdd1tr?ln?2 ?ox?p?W?p?Vdd?tpVddVdd?Vtp ? ? ? 以 tr?tf 计算 ?W/L?P,min的值。其计算如下： 设 Kn?19Vdd?20Vtn?1?L?2?V?0.1Vdd?tn?ln2?Vdd?Vtn?ox?n?W?n?Vdd?VtnVdd?tox tox?19Vdd?tp1?L?2tp?0.1VddKp?ln?2?ox?p?W?p?Vdd?tpVddVdd?tp?由 1tr?tf，故有 ?19Vdd?20Vtn?1?L?2?Vtn?0.1Vdd?ln2?Vdd?Vtn?n?W?n?Vdd?VtnVdd? ?19Vdd?20tp1?L?2tp?0.1Vdd?ln?2?p?W?p?Vdd?tpVddVdd?tp? =1? 代入数据，化简可以得 ?L?L?4?4?219?10?0.6912?605.3?10?0.7395W?W?n=?p ?L?L?W?0.3382?48WW?p?n，代入?L?n，得到 ?W?140?L?P ?W?W?140LL?PP比较两种方法的，取其中的最大值，即取 3.2.2内部基本反相器中的各MOS 尺寸的计算 内部基本反相器如图3-4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中的CL (即负载)。 图3-4 内部反相器 它的负载由以下内部反相器（如右图所示）的负载由CL以下三部分电容组成： 本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。 本级漏极PN结电容CPN计算 CPNCja（Wb）+Cjp(2W+2b) 其中Cja是每um2的结电容，Cjp是每um的周界电容，b为有源区宽度，可从设计规则获取。在这里，最小孔为22，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6。 总的漏极PN结电容应是P管 的和N管的总和，即： CPNCja（WNWP）bCjp(2WN2WP4b) 分析到整个电路一条支路大概有6个级，取tr=tf=0.5ns，采用的模型参数有： ?10Cj.N?9?10?5F/m2 Cjs.wF/m N?5.25?10 Cj.P?2.033?10?4F/m2 Cjsw.P?3?10?10F/m 代入数据到CPN的式子得 CPN?(9?10?5?6?0.35?10?6?2?5.525?10?10)WN?(2.33?10?4?6?0.35?10?6? 2?3?10?10)WP?2?6?5.525?10?10?3?10?10?0.35?10?6 =1.294?10?9WN?1.03?10?9WP?3.58?10?15F (注意这里的WN和WP都用国际单位表示) 栅电容Cg计算 ?oxAN?t?ox? CgCg.NCg.P 此处WN和?ox?A? P?t?ox?（WNWP）L ? Wp为与本级漏极相连的下一级N管和P管的栅极尺寸，近似取输 值。 出级的WN和 这里WN和 代入得到 WpWp采用输出级的大小进行计算。由设计规则，L=2，=1.0um， 3.45?1011 Cg?(96?280)?2?(0.38?10)?8.05?10?14F ?10395?10?62 连线杂散电容Cs 一般CPNCg10CS，可忽略CS作用。所以，内部基本反相器的总负载电容CL为上述各电容计算值之和。即有 CL?CPN?Cg?1.294?10?9WN?1.03?10?9WP?8.408?10?14F把CL代入tr和tf的计算式，并根据tr=tf25ns的条件，计算出WN和 有： Wp。WN代入tr的方程 0.5?10?9WN?1.3074?104?2?0.35?10?6?(1.29?10?9WN?1.03?10?9WP?8.048?10?14)（关系式） tt又有tr=f、以及f式子联立，可以解得 LL WN?0.3382?0.3382?WP，联立关系式可以解得WNWP WP?13.76?14? WN?14?0.3382?4.7?5? ?W?W?即?29 ?10 ?L?P?L?N 3.2.3 内部逻辑门MOS尺寸的计算 内部逻辑门的电路如图3-5所示。根据截止延迟时间tpLH和导通延迟时间 tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即： ?W?W?3?L?N，与非门?L?N，内部反相器 ?W?W?L?P，与非门?L?P，内部反相器 代入内部反相器的宽长比，可以算出逻辑MOS尺寸： ? 3?3?9 ?7 图3-5 内部逻辑门电路 3.2.4输入级设计 由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用图3-6示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。 图3-6 输入级电路 （1）提拉管P2的（W/L）P2计算 为了节省面积，同时又能使ViH较快上升，取（W/L）P21。理论上，这里取L=2,W=2。而且为了方便画图，这里就去L=6。 （2）CMOS 反相器P1管（W/L）P1的计算 此P1管应取内部基本反相器的尺寸（具体计算过程见内部基本反相器中各 ?W?W?MOS尺寸的计算）。因此这里取?7 ?3 ?L?P?L?N （3）CMOS 反相器N1管（W/L）N1的计算 由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间转换，因此要选取反相器的状态转变电平： VI*?ViL,max?ViH,min 2?1.4V Vdd?Vtp?Vtn?n/?pV*又知：I 1?n/p ,代入数据，有 1.45?1?0.8n/p 1?n/?p n?4.33n?18.78 ?p?p ?，两式子相比，有 ?L?P 式中：?n?n?ox?W?tox?L?N?,?P?P?ox?W?tox?n?n?W/L?n605?10?4?W/L?n?p?pW/Lp395?10?4W/Lp ?W?W?395?18.78?W?12.25?12.25?7?86 605?L?N1?L?P?L?P 3.2.5 缓冲级设计 输入缓冲级 由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成CS, 用CS去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用CS驱动，必须加入缓冲门。由于A1、A0以及A1、A0各驱动内部与非门2个，所以可以不用缓冲级。 Cs缓冲级的设计过程如下： Cs的缓冲级与输入级和内部门的关系如图3-7所示。 图3-7 Cs的缓冲级 图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2 10。具体可取N。N为扇出系数，它的定义是： 下级栅的面积N 前级等效反相器栅的面积 在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级 栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。 4(WLL?WPL)逻辑4?(18?2?14?2?)?因此，N (WLL?WPL)M214?2?6?2? 6.4 则N?2.53?3 ?W?W?N?3?3?9?L?N3?L?N，内部反相器 则有：?W ?W?3?7?21?N?L?P3?L?P，内部反相器 缓冲输出级 由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图3-8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸。 图3-8 输出缓冲级 计算类似于输入级： N(WLL?WPL)M296?2?280?2?11.75 (WLL?WPL)逻辑18?2?14?2? N?3.4?4 ?W?W?4?9?36?N?L?N1?L?N，逻辑 ?W?W?4?7?28?N?L?P1?L?P，逻辑 3.2.6 输入保护电路设计 因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。 可设计如图3-9所示的输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300500。二极管的有效面积可 取500m2，或用Shockley方程计算。 由于保护电路计算比较复杂，因此在版图设计中直接调用库中的标准pad，因其包含保持电路，就不必另外的保护电路设计。 图3-9 保护电路 至此，完成了全部器件的参数计算，汇总列出各级N管和P管的尺寸如下： 输入级： ?W?W?W?1 ?86 ?7 ?L?P,提拉管?L?N?L?P WN?172? WP?14? WP,提拉管?6? 内部反相器; ?W?W?3 ?7 ?L?N?L?P WN?6? WP?14? 输入缓冲级： ?W?W?9?21 ?L?N?L?P WN?18? WP?42? 内部逻辑门： ?W?W?9?7 ?L?N?L?P WN?18? WP?14? 缓冲输出级： ?W?W?36 ?28 ?L?N?L?P WN?72? WP?56? 输出级： ?W?W?48 ?140 ?L?N?L?P WN?96? WP?280? 3.3 功耗与延迟估算 在估算延时、功耗时，从输入到输出选出一条级数最多的支路进行估算。74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，因而增加了延时与功耗，因此在估算延时、功耗时，就以Cs支路电路图(如下图所示)来简化估算。 图3-10 估算延时、功耗Cs支路电路 3.3.1 模型简化 由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支路即可。 在Cs端经三级反相器后，将不工作的三个三输入与非门等效为负载电容CL1，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相 器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。 3.3.2 功耗估算 CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。PT是上述Cs支路各级器件功耗的总和（共有6级），即： PT=CL总Vdd2fmax 其中：CL总?CPN?Cg?Cs?CL1?CL CPN为本级漏极PN结电容，按3.2.2相关公式计算： ?C?9?9?15?1.294?10W?1.03?10W?3.58?10?3 NPPN,X前 ?1.294?10?9(86?2?3?2?9?2)?1.03?10?9(7?2?7?2?21?2)?3.58?10?15?3?1.247?10?13F ?CPN,X后?1.294?10?9WN?1.03?10?9WP?3.58?10?15?3 ?1.294?10?9(9?2?36?2?48)?1.03?10?9(7?2?28?2?140)?3.58?10?15?3 ?1.574?10?13F Cg为与本级漏极相连的下一级栅电容，按3.2.2的Cg计算（这里忽略输入提拉管的电容做近似计算）： ?C ?Cg,X前?8.05?10?14?3?2.415?13F ?8.05?10?14?3?2.415?13F g,X后 Cs为本级漏连接到下一级栅连线杂散电容，其值较小，可忽略不计。 ： CL1为断开的三个三输入的非门栅电容，按3.2.2的Cg计算（这里取其中一个门做近似） CL1=Cg?8.05?10?14F CL为最后一级（即输出级）的下一级栅电容，即负载电容15pF。 X前、X后表示Cs支路电路中X点之前或X点之后的所有器件。 CL总?3?(1.247?10?13?2.415?10?13?0?8.05?10?14)?1.574?10?13?2.415?10?13?15?10?12 ?1.67?10?11F 对于74HC139器件，整个芯片功耗为2PT: ?1126P?2P?2(1.67?10?5?30?10)?24mW?150mW 符合设计要求。 T总 3.3.3 延迟估算 算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算： tpd?1(tpLH?tpHL) 2 tf1t?(r?)222tpd?tpdi i?16 各字母的意义如图3-11所示。 图3-11 延迟时间，上升与下降时间 由上面的计算可以看出，CL，即最后一级（即输出级）的下一级栅电容比起其它电容都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估算。 tf?CLKn(L1)n?15?10?12?1.3074?104?4.1ns W48 L1tr?CLKp()p?15?10?12?3.8644?104?4.1ns W140 1trtf14.14.1?)?12.3ns?25ns 符合设计要求。 所以有 t?6?(?)?6?(222222 4.电路模拟 电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源VI1和VI2，电压值 为零（如下图3-12所示），在模拟时进行直流扫描分析，然后就可得出功耗。 图3-12 电路模拟用Cs支路电路 把此电路图转化为SPICE文件，加入电路特性分析指令和控制语句，即可进行电路模拟。 首先，宽长比采用计算的数据，进行一次仿真模拟，但是，从仿真模拟的结果并不理想，直流分析的转变电平没有达到1.4V，瞬时分析的输出波形是一个三角波，达不到设计要求，故为了改变转变电平，对输入级管的宽长比进行修改。为了改变瞬时分析时输出的波形，对输出级管的宽长比也进行适当的修改，以符合设计的要求。通过修改的宽长比如下： 输入级： ?W?W?86?14 ?L?N?L?P WN?172? WP?28? 输出级： ?W?W?240?140 ?L?N?L?P WN?480? WP?280? 修改为以上数值后，进行下列各参数的模拟分析。 4.1直流分析 直流分析：当VCS由0.4V变化到2.4V过程中，观察波形得到阈值电压（状态转变电平）VI*。VI*的值应为1.4V。直流分析的电路图如图4-1所示，其对应的SPICE 文件如图4-2所示，直流分析的输入输出电压曲线如图4-3所示。 图4-1 直流分析电路图 图4-2 直流分析SPICE设置 图4-3 直流分析输入输出电压关系 分析：从电压关系可以看出，转变电平大约在1.4V左右，符合设计的要求。因此所画电路通过了直流分析测试。 4.2 瞬态分析 从波形中得到tpLH、tpHL、tr和tf，然后进行相关计算。瞬态分析的电路图见图4-4 所示，其对应的瞬态分析的SPICE文件设置见图4-5所示。对应的瞬态分析的结果见图4-6。 图4-4 瞬态分析电路图 图4-5 瞬时分析SPICE设置 图4-6 瞬态分析输入输出电压关系 由W-edit可以得到其瞬态参数如下： tr=1.93ns tf =2.45ns tpLH=2.60ns tpHL=3.29ns tpd 则1?(tpLH?tpHL)2 1trtf?(?)?1.47ns222 满足电路设计要求。 4.3 功耗分析 对电压源VI1和VI2进行直流扫描分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”。功耗分析的电路原理图见图4-7，SPICE文件设置见图4-8，功耗分析结果见图4-9。 这里的功耗分析采用的是静态功耗，所以这里没有加入脉冲源，只有直流电源。 图4-7 功耗分析电路原理图 图4-8 功耗分析SPICE设置 图4-9 功耗分析结果 从波形中得出p( VI1 )max=-782.46pW p(VI2)max=-102.24nW，总功耗： Ptotal23p( VI1 )maxp(VI2)max=209nW 模拟分析得到的结果与设计指标比较。可以看出，这次的电路设计满足设计要求。 5. 版图设计 这次的版图设计采用的是层次化、全手工设计版图。 所谓的层次化设计版图，就是先设计单元版图，由简单的单元版图再组成较复杂的单元版图，一层层设计，直至完成芯片的整体版图。 5.1 输入级的设计 输入级的设计如图5-1所示，这里根据电路图，由于提拉管的宽长比只有1，所以这里的多晶硅栅的宽度采用6，其余的多晶硅栅采用2的设计方法。 图5-1 输入级版图 5.2 内部反相器的设计 内部反相器的宽长比比较小，考虑到这个原因，采用了将源、漏极的区域扩大的方法，以保证能够符合设计规则。设计的版图见图5-2。 图5-2 内部反相器版图 5.3 输入和输出缓冲门的设计 对于缓冲门，由于其管的宽长比比较大，这里采用了梳状结构，从而减少了其管的面积，有效的利用的设计空间，其设计原理与内部反相器类似。具体的版图见图5-3-1和5-3-2。 图5-3-1 输入缓冲门 图5-3-2 输出缓冲门 5.4 内部逻辑门的设计 内部逻辑门涉及到的管比较多，区别于梳状结构，这里采用了多条多晶硅栅，而又考虑到尽量只用第一层金属线来布线（这样在总图连接引线会更加方便，更加容易），这里引出了多晶硅栅分别接输入端口。所设计的版图见图5-4。 图5-4 内部逻辑门版图 5.5 输出级的设计 从计算中可以看出，输出级的管的宽长比相比其它级来说是最大的，因此这里必须采用梳状结构。而且需要多个管并联来实现较大的宽长比。输出级的版图见图5-5。 图5-5 输出级的版图 5.6 连接成总电路图 至此，每一个级的版图都设计出来了，现在可以进行各个版图的整合成总的版图。按照图3-2所示的逻辑图接线，得到最终的电路版图（见附录B）。 得到电路版图后，算是大部分工作完成了，但是总电路图还需要加上焊盘，这里引入了PAD模块焊盘，一方面作保护电路使用，另一方面，则用来连接外部电路。加上焊盘后的电路总图见附录C。 5.7 版图检查 5.7.1 版图设计规则检查（DRC） 这一个操作与每一个子模块的设计必须同步进行。做DRC检查时应该分成小块（单元）检查。每一部分做成一个单元，每个单元进行DRC检查。在全部通过后，将单元组合成电路，最终做一次全版图的DRC，以确保全版图正确。 总图的版图设计规则检查见图5-7所示。 图5-7 总图的DRC检查 由DRC检查结果可以看出，总图能够通过DRC检查。 注：考虑到焊盘加上后DRC检查不通过的问题，这里只对没有加焊盘的进行DRC检查。 5.7.2 电路网表匹配（LVS）检查 电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节点的匹配检查。如果匹配，表明版图的连接及版图中各管子的生成是正确的。因此，只要保证电路图是正确的，LVS检查就可以验证版图的正确性。 LVS检查的结果见图5-8。 图5-8 总图LVS对照检查结果 由结果可以看出，电路原理图与电路版图匹配正确。 5.7.3 版图数据的提交 所设计的版图通过DRC和LVS的检查，及ERC检查(本次设计不做)，然后转换成制造掩膜用的码流数据。转换成的码流数据见图5-9。 图5-9 码流数据截图 6. 总图的整理 到这里，原理图以及版图的设计都完成了。整理总的原理图和总的版图（见附录A、附录B、附录C）。 7. 经验与体会 这次的课程设计的主要内容是集成电路芯片74HC139设计，历时两个星期，两个星期的辛劳，收获了两个星期的成果。 这是我上大学以来的第一次感觉比较专业的一次课程设计。最初接触到这样一个设计，感觉是比较无从入手，翻开指导书，见到的是密密麻麻的文字，加上看不懂的公式，不禁有一种比较大的压力。正如霍金所说的：“公式多一条，读者将会减少一半。”要是霍金教授说的是对的，那么这一本小小的课程设计恐怕比较少人会看。但是，课程设计是我们学习的必经阶段，因此，只能慢慢去实践了。 第一天陈老师和刘老师开设了课程设计的课，在课上，老师讲解了设计的主要步骤。想到我对这个设计还是一无所知，我听课比较认真，通过这次的设计指导课，我基本了解了设计的概况，以及有了一个比较基本的设计规划目标。 目标确定，接下来就要踏出设计的第一步。万事开头难，为了确定电路的各个参数，我们必须进行相关参数的计算。虽说是计算，但是在计算中却遇到了不少的问题，由于计算的公式比较复杂，因此算起结果来也是非常不容易的，这要求我们要细心，对每一件事都要有仔细的有始有终，我们开头几天都是蹲在课室里，由早到晚计算，也为了互相帮助，大家都很愿意地留在课室，以方便交流。 计算是一件较为长远和遇到问题比较多的事。当然除了细心，聪明才智还是可以派上用场。在利用电容的关系计算宽长比是这次计算中的难点，许多同学花了比较多的时间在这个计算上，为了简化计算，我想了很多的方法，尝试过利用计算机的解方程软件帮忙，但是，由于未知参数以及数据实在比较多，输入到计算机并不好表达，最后只好放弃了这个念头，还是得实实在在的计算吧。计算的过程真的不好弄，当我在苦算时，有同学已经算出了结果，我借鉴了一下他的结果，利用他的结果，我大概估算了一下原方程的数量级，我恍然大悟，计算并不复杂，只要知道结果的大概数量级，利用其数量级的关系，可以使原方程大为简化，而且简化后求得的结果与精确计算的结果相差无几。我按照自己简化的方法计算，终于解决了计算的难关。 计算完成，接下来的是电路模拟，相比起计算，电路模拟的难度比较少，主要的困难是模拟软件各参数的设置，不过由于通过作业，有了对Tanner Pro软件的基本了解，因此这次的设置并不难。很快，电路模拟完成了。 接下来的是版图的设计。在这次的设计中，这个环节可以算是重中之重。如果说计算仅仅是小试牛刀，那么版图设计就是重要的实践环节。不过，由于之前的作业对Tanner Pro有大概的了解，因此这次的各单元的版图设计并不是太难，但是我的美术功底比较低，画图总觉得很不如人意，因此只有不断去修改，以求做到完美。这无可避免的是要花比较长的时间，但是我觉得是很值得的，通过画版图我觉得自己画图的能力提高了。 每一个单元版图设计花的时间并不多，但是接下来的这个阶段，我却花了大部分的时间。接下来的任务是把各单元组合成版图的总图。单纯的组合并不麻烦，只需按照电路图接线就可以，但是要通过LVS检查，这就比较麻烦了。第一次检查，发现了一大堆的错误。仔细分析那些错误，器件数没有问题，都是节点数不一致。检查起来还真的比较困难，但是就算是困难，也要咬