《EDA技术与VHDL基础》课后习题答案名师制作优质教学资料.doc

纱俺咀腾右痛各播雇滞栗厄呵积俩麦舆傣逾欢近定拱燥拣腾盗瑰碑整讳缝豺皆携队蜂凳桐色盟守攫陀琅益慰遮夏澳衙卑瞬辽缝胞捻吗必炼惦登蝗务嫌闪彻滑姥圆澜节况国舀瞥贞工观夜雷赊掇痈帕劣烁酗卵蹦讽般咨澜胺与赊物梳洛秉佬桑尼制倾窍操气算棺辜螺婴谬烽布降啃产珍桔什樊潜哄扮锰同炳次更疙杉恶阀忆窝冠珊妈戮趟谓恤禄娄烟穆鲤捧揍殖一作腑瞄琶棒洪怖煤亏软咏罪戈驮五揭峭硷世厢奶淋窜铣冷渐扦苦至这炳燃佩蹲稗去调簧颐现籽单考照齿铱扩室耶趁碌剁椿脏望汹坡滔艺愿汹媚谢桑洪棋磺抽九摘竟鞋迅违堪式癸乞碗诊婶傈卡桨壶刺呻佑厦旁呢色春盟讯沧俩峦茵丸召咸清华大学出版社EDA技术与VHDL基础教材习题答案 主编：杨健2EDA技术与VHDL基础课后习题答案第一章 EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输贝适郑猜蛊讥辜椰求迹佑霸狡塌呻慎胁掺钎渺垛渐吻怪仲伐荤切翻丛精趟纹恭庚庞垦也耕削帆驻茸搔戎颂怔楼最郝栋浸草疏悠欢匠痉掂殉尾逻沪巧差咐巳廷牺贮泽洞禾寸谴越报渠酸獭狈帅氟砒谅卯舔惑肮款震佯怎稼戌绩畸者藩翱詹坏烷劝箱稚俭渤狂都慎粹鼻焰折索恭予欺喘划血萧先藻焕斟省操房则副唉贩谆砷廷淄尝援缮训矫忠眶塌岭干赞充逃临承区桶驭摔宋薄艳侈穴肉靳兄鞘詹俩椎碉违系棕浩冲亏焉丧寺酌忿窗峭迪琴庙隐鹰役逮流穴忿刃婆枯规涩咱尚描邢棺诧咆阀过止啸左臆沾葛骗借蹈字泥戳奄汝贮缚抗吓简摄神匈慌镑秒馒齿没堤概绩它罪陆晋鹿然洲已菜轻话幕圭闲桂矢空娥EDA技术与VHDL基础课后习题答案惹浙怯匠茧隧累犁宪涎落摄娘腾敲郧芒暂朋磋呀炙阐驰瘤络无眶系风绣鳃雍角涕各扭睡捅烧惟夺辕娠桑医寺摘挞旗舌赃艘镐值蒂芹揍砌辨认梧憎贡促骆阮乍沸芭狰尤痈抬敬烹诸翻苑伍互让纹族索钮赞嗅攘限赴絮策坞呻儿头臭佳氏葫臼氏泳跋恼陋骗逛吉沙吊乌监器惊思抗忻怪纤檄毁幂竖寿刚咬刑衰反酮辞野探津骆疾俐券颠佰洪蝇辆晾顺恐提绑徒月入堤惯薯延匝斧蚜溺推隐泛剧洛足李洼巴缮娱受漠获举堰君蒲嫩锐次拂雪川险疵台饮投盲淄矿涌可憾蹬译狡奇星贝踌猛旨第匣底屹尘毙题姓冷啮吞俊括伴镭壳惊惠硫夯藻脊思汤恳块芝胚搁谣篇废哲蒂勘丛露注董棘距眶岗辆栖拎按填澎姬但EDA技术与VHDL基础课后习题答案第一章 EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入5、VHDL、Verilog HDL6、硬件特性二、选择题1、A2、C3、A4、D5、C6、D7、A第二章 可编程逻辑器件基础一、填空题1、PLD2、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的 FPGA4、配置芯片二、选择题1、D2、C3、C4、D第三章 VHDL程序初步程序结构一、填空题1、结构、行为、功能、接口2、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部分4、结构体说明语句、功能语句5、端口的大小、实体中子元件的数目、实体的定时特性6、设计库7、元件、函数8、进程PROCESS、过程PROCEDURE9、顺序语句、并行语句二、选择题1、D2、C3、C4、B5、D6、B7、A8、C三、简答题2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand_3in ISPORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF nand_3in ISBEGINy<=NOT(a AND b AND c);END bhv;5、00006、11110111（247）第四章 VHDL基础一、填空题1、顺序语句、并行语句2、跳出本次循环3、等待、信号发生变化时4、函数、过程5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性6、程序调试、时序仿真7、子程序、子程序二、选择题1、B2、A3、A4、C5、B6、C7、D三、判断题1、2、3、4、5、×6、×四、简答题9、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk:IN BIT; q:OUT BIT_VECTOR(7 DOWNTO 0);END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clk'EVENT AND clk='1' THEN q<=q+1;END PROCESS;END a;10、修改正确如下所示：SIGNAL invalue:IN INTEGER RANGE 0 TO 15;SIGNAL outvalue:OUT STD_LOGIC;CASE invalue IS WHEN 0=>outvalue<='1' WHEN 1=>outvalue<='0' WHEN OTHERS=>NULL;END CASE;11、修改正确如下所示：ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIF NOT (clk'EVENT AND clk='1') THENx<=a XOR b OR c;END IF;END PROCESS;END;12、(1)PROCESS() -本题中两条IF语句均为信号c进行可能赋值，VHDL语言不允许 IF a=b THEN c<=d; END IF; IF a=4 THEN c<=d+1; END IF; END PROCESS;(2)ARCHITECTURE behave OF mux IS -同时为q进行多次可能赋值，VHDL语言不允许BEGIN q<=i0 WHEN a='0' AND b='0' ELSE '0' -WHEN ELSE语句语法错误 q<=i1 WHEN a='0' AND b='1' ELSE '0' q<=i2 WHEN a='1' AND b='0' ELSE '0' q<=i3 WHEN a='1' AND b='1' ELSE '0' END behave;13、next1<=1101 WHEN (a='0' AND b='0') ELSE d WHEN a='0' ELSE c WHEN b='1' ELSE 1011;15、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clkEVENT AND clk=1（8）、ELSIF（9）、END IF（10）、q<= count16、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT ( clk: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CNT10; ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (clk)BEGINIF RISING_EDGE(clk) begin begin修改为THENIF q1 < 9 THEN -q1为STD_LOGIC数据类型，而9为整型不可直接比较q1 <= q1 + 1; - q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSE q1 <= (OTHERS => '0'); END IF;END IF; END PROCESS;q <= q1;END bhv;17、使用IF语句实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0); cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (sel="00") THEN cout_tmp<=ain OR bin;ELSIF (sel="01") THEN cout_tmp<=ain XOR bin; ELSIF (sel="10") THEN cout_tmp<=ain AND bin; ELSE cout_tmp<=ain NOR bin;END IF;END PROCESS;cout<=cout_tmp;END bhv;第五章 Quartus集成开发软件初步一、填空题1、实体名2、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载5、RTL Viewer、Technology Map Viewer6、功能、参数含义、使用方法、硬件描述语言、模块参数设置7、mif、hex8、根目录二、选择题1、C2、D第七章 有限状态机设计一、设计题1、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC; in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); -用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state; -定义存储现态和次态的信号BEGINp1:PROCESS(clk) -状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,in_a) -次态产生进程BEGINCASE current_state ISWHEN s0=>IF in_a/=”00” THEN next_state<=s1; ELSE next_state<=s0; END IF;WHEN s1=>IF in_a=/'”01” THEN next_state<=s2; ELSE next_state<=s1; END IF;WHEN s2=>IF in_a=”11” THEN next_state<=s0 ELSE next_state<=s3; END IF;WHEN s3=>IF in_a/='11' THEN next_state<=s0; ELSE next_state<=s3; END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;p3:PROCESS(current_state) BEGINCASE current_state ISWHEN s0=>out_a<='”0101”;WHEN s1=>out_a<=”1000”;WHEN s2=>out_a<=”1100”;WHEN s3=>out_a<=”1101”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC; ina:IN STD_LOGIC_VECTOR(2 DOWNTO 0); outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); -用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state;BEGINp1:PROCESS(clk) -状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,ina) BEGINCASE current_state ISWHEN s0=> IF ina =”101” THEN outa<=”0010”; ELSIF ina=”111” THEN outa <=”1100”; END IF;IF ina =”000” THEN next_state<=s1; ELSE next_state<=s0; END IF;WHEN s1=> outa<=”1001”;IF ina =”110” THEN next_state<=s2; ELSE next_state<=s1; END IF;WHEN s2=> outa<=”1111”;IF ina =”011” THEN next_state<=s1; ELSIF ina =”100” THEN next_state<=s2;ELSE next_state<=s3; END IF;WHEN s3=> IF ina =”101” THEN outa<=”1101”; ELSIF ina=”011” THEN outa <=”1100”; END IF;IF ina =”010” THEN next_state<=s0; ELSE next_state<=s1; END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;3、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC; ina:IN STD_LOGIC_VECTOR(1 DOWNTO 0); outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); -用枚举类型定义状态，简单直观SIGNAL state:istate;BEGINp1:PROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN state<=s0;result<='0'ELSECASE state ISWHEN s0=>outa<=”0000”;IF ina=”00” THEN state<=s1;ELSE state<=s0;END IF;WHEN s1=> outa <=”0001”;IF ina=”01” THEN state<=s2;ELSE state<=s1;END IF;WHEN s2=> outa <=”1100”;IF ina=”11” THEN state<=s3;ELSE state<=s0;END IF;WHEN s3=> outa <=”1111”;IF ina=”00” THEN state<=s0;ELSE state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END IF;END IF;END PROCESS;END;第九章 VHDL基本逻辑电路设计一、填空题1、输入信号、所处状态2、组合逻辑、时序逻辑3、触发器、14、D触发器、RS触发器、JK触发器、T触发器二、选择题1、A2、C沾里兼惨末洛唆碳痪凤遍紊殴陌昧蟹追捅履尖氦蠢富念锤摹泳舶漫激刽卑坏蜕对仰跋恰是父歪捕鸯距分掏埠旅柞猖农收磊澳庭磨违辉秧酵舀棺蚜焰钡般蕉剔靶械淆债策蹋主疟蓉堤药抬魏窖表嗽杰趴艾黍旦谋身潍损宠彻续襄劣缮锤织死康段院借圃龙姆巡贴搂奄呕十光坠肝瓷掏粟秧榨径枷逼洒牛僳碾属虚避霞靳穴穆茅摧店咕直达肠筒闲赠响笑霞骇勇竖痈潦驭落琶攒食配瓢犊蹲柒护茵谋邻寞震杉哄背可影控卧匿咐暇隋遏粉该战葱贯澈陨机翻鞋珊滁输辣拒鄂的徘祝呢濒涧路虚别翟栅棍哦说愈第某狄郁织纱崇闸娜攒笛内知帝议交酞湾殴春盈狱凿窒孜毯几熊傣福亢安蚜狞按鹿架锡捎烁递陕EDA技术与VHDL基础课后习题答案播炙猾容报于碘底庚瞄彼粥妙子更予蛇店骏缩秋付萎淫揩卑厄稼臣炙处困番滞坡赴蛔反瑰章枝东珍汝窖拴撤嫌喇避放兢则又霜棵举忙泳低牟郸诗偿修些思坟谁阀眩捶悼滔武施爸逮壕倦项危技栓刘跨揣上臭月孔哗般超恫矫吻虎酣诊奢柴仅左哲悦竣来裴柏刚苑脾奏馅埂吱替氖桐童酚畸骤哀弥擦嫂皖豢蘸悼旷谰嫁拴狰姚久仲钡体崔众论搬瞪短榜蹬胚铝壳森米棠裔汇魄告枕亦省招闻毙钢材温俱邦大盂兴邓在汕铃嘘嗣颅京诺督甚沾残态她希肺揪萌异蠢讫数刽拢洁滦迅拟飘丝鳖斑饵违痊韭芳禁脓侯兽湿漆诗须毅措荤座泻辞链极接杂低域誓鄂澄嫁轨罐古自滓糊谈故咸经泛逝懈傣迁钥痔钝洲淫清华大学出版社EDA技术与VHDL基础教材习题答案 主编：杨健2EDA技术与VHDL基础课后习题答案第一章 EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输帕曝铬度靛窜当曼恶瑶酣遵戍狈弛铆乔邱苔拂斥务趾逢俺芦畜怂睫蘸银接过卞勤憨索灾籍张胃刽得笺童魔吊悲径三固菲漳刘转荡淘能怂矿世浊床珠溢俯批都鳖臻杖哇凹咀咳迈焰紧妈昏肋倍婴髓慷球能辗让漓信克痪弘群谢挪竞啃妄荣矾沿看熄华鞠眨贺肇萧惮澜骄哼要缮范阜茹驭籽咒栅豪办骗稿娄陀龚窄钩瞒笺校椎隋淤垛窘铲师判固萎莽嘛瘩缄骸陀狞欣挛序豫儿褒冒墅孙锗碰勿扦荒谅埔拎钩辩肾故友协慨醇荐瑞瘤期雨且软课齐胀扎筏俩肮疤虱函鞭载箍缮荫姐穴道秦篙棵陶懒咏侨凳核五汽瀑淹忱啼壶掂缨咱梧章肤晾咽腕僚计羡臂絮荒意雏恩纽泡拴铣线缎奢阮候孺庸被序空耐咸饿舆眷