基于VHDL移位寄存器的设计与实现.EDA课程设计.doc
《基于VHDL移位寄存器的设计与实现.EDA课程设计.doc》由会员分享,可在线阅读,更多相关《基于VHDL移位寄存器的设计与实现.EDA课程设计.doc(11页珍藏版)》请在三一文库上搜索。
1、2008级学生EDA课程设计 EDA课程设计报告书课题名称基于VHDL移位寄存器的设计与实现姓 名伍 赞学 号0812201-42院 系物理与电信工程系专 业电子信息工程指导教师周来秀 讲师2011年 6月10日一、 设计任务及要求:设计任务: 设计与实现移位寄存器。设计要求:(1)通过对相应文献的收集、分析以及总结,给出相应课题的背景、意义及现状研究分析。(2)通过课题设计,掌握计算机组成原理的分析方法和设计方法。(3)按要求编写课程设计报告书,能正确阐述设计和实验结果。(4)抱着严谨认真的态度积极投入到课程设计过程中,认真查阅相应文献以及实现,给出个人分析、设计以及实现。指导教师签名: 2
2、011年 06 月 12日 二、指导教师评语:指导教师签名: 2011年 6 月 26 日 三、成绩验收盖章 2011年6 月26日 基于VHDL移位寄存器的设计与实现伍赞(湖南城市学院物理与电信工程系电子信息工程专业,益阳,413002)1设计目的在计算机中常要求寄存器有移位功能。如在进行乘法时,要求将部分积右移在将并行传送的数转换成串行数时也需要移位。因此,移位寄存器的设计是必要的。本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识,通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术,并掌握VHDL硬件描述语言的设计方法和思想,通过学习的VHDL语言结合计算机组成原理中的相
3、关知识理论联系实际,掌握所学的课程知识。通过对移位寄存器的设计,巩固和综合运用所学知识,提高对计算机组成原理的理解。2设计的主要内容和要求本课程设计是关于移位寄存器的设计,它不仅具有存储代码的功能,而且还有左移、右移、并行输入及保持等功能。本设计根据功能的不同,设计了三种移位寄存器。 ( 1 ) 双向移位寄存器。 ( 2 ) 串入串出(SISO)移位寄存器。( 3 ) 串入并出(SIPO)移位寄存器。3 移位寄存器设计过程3.2.1移位寄存器的工作原理用VHDL语言描述任意分频数的分频器,并实现占空比任意设置.每当系统时钟上升沿到来时,计数器就加计数一位(可任意设置为N位),当计数值到达预定值
4、时就对分频时钟翻转.这样就会得到一个连续的时钟脉冲.当移位信号到来时,移位寄存器就对存储的二进制进行移位操作.移位寄存方式可自行设置(可左移,右移,一位移,多位移位寄存)。3.2.2双向移位寄存器的设计电路符号:双向移位寄存器工作原理框图。CLK表示计数器被清除为“0”;一般当为高电平时为触发。如图3.1所示。 TDIRREGCLK OPLDIN OPRDIR 图3.1 双向移位寄存器原理框图双向移位寄存器由VHDL程序实现,下面是其中的一段VHDL代码:library ieee;use ieee.std_logic_1164.all; -IEEE库使用声明use ieee.std_logic
5、_arith.all;use ieee.std_logic_unsigned.all;entity tdirreg is port (clk: in std_logic; -声明clk是标准逻辑位类型的输入端口 din: in std_logic; -声明din是标准逻辑位类型的输入端口 dir : in std_logic; -声明dir是标准逻辑位类型的输入端口 op_l: out std_logic; -声明op_l是标准逻辑位类型的输出端口 op_r: out std_logic); -声明op_r是标准逻辑位类型的输出端口end tdirreg;architecture a of t
6、dirreg is signal q: std_logic_vector(7 downto 0); -信号声明语句begin process(clk) -进程语句(clk是敏感信号) begin if clkevent and clk= 1then -条件语句 if dir = 0 then q(0) = din; -赋值语句 for i in 1 to 7 loop q(i) = q(i-1); -赋值语句 end loop ; else q(7) = din; -赋值语句 for i in 7 downto 1 loop q(i-1) =q(i); -赋值语句 end loop ; end
7、 if; end if; end process ; op_l = q(7); -赋值语句 op_r = q(0); -赋值语句end a;3.2.3串入串出(SISO)移位寄存器的设计电路符号:串入串出(SISO)移位寄存器工作原理框图。DATA_IN为数据输入端口,数据将从这个端口进入寄存器;DATA-OUT为数据输出端口,数据将从这个端口从寄存器输出;CLK是清零端口。如图3.2所示。 SISODATA_IN DATA_OUTCLK 图3.2 串入串出(SISO)移位寄存器图元符号串入串出(SISO)移位寄存器由VHDL程序实现。下面是其中的部分代码:library ieee;use i
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 基于 VHDL 移位寄存器 设计 实现 EDA 课程设计
链接地址:https://www.31doc.com/p-11083044.html