第11章直接数字频率合成器的.ppt
《第11章直接数字频率合成器的.ppt》由会员分享,可在线阅读,更多相关《第11章直接数字频率合成器的.ppt(40页珍藏版)》请在三一文库上搜索。
1、第11章 直接数字频率合成器的设计与分析,11.1 系统设计要求 11.2 系统设计方案 11.3 主要VHDL源程序 11.4 系统仿真/硬件验证 11.5 设计技巧分析 11.6 系统扩展思路,11.1 系统设计要求,1971年,美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高,一种新的频率合成技术直接数字频率合成(DDS,Direct Digtal Synthesis)技术得到了飞速发展。,DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术,目前使用最广泛的
2、一种DDS方式是利用高速存储器作查找表,然后通过高速DAC输出已经用数字形式存入的正弦波。,DDS技术具有频率切换时间短(20 ns),频率分辨率高(0.01 Hz),频率稳定度高,输出信号的频率和相位可以快速程控切换,输出相位可连续,可编程以及灵活性大等优点,它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等,尤其适合跳频无线通信系统。,11.2 系统设计方案,11.2.1 DDS的工作原理 图11.1是DDS的基本原理图,频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核
3、心是相位累加器,它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲,相位寄存器以步长M增加。,图11.1 DDS基本原理图,11.2.2 DDS的FPGA实现设计 根据图11.1,并假定相位控制字为0,这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块:相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2,其内部组成框图如图11.2所示。图中,输入信号有时钟输入CLK,使能端EN,复位端RESET,频率控制字K,输出信号为Q。,图11.2 DDS内部组成框图,首先利用MATLAB或C语言编程对正弦函数进行采样;然后对采样数据进行二进制转换,其结
4、果作为查找表地址的数值。 用MATLAB语言编写的正弦函数数据采集程序如下:,CLEAR TIC; T=2*PI/1024; t=0:T:2*pi; y=255*sin(t); round(y); 用C语言编写的正弦函数数据采样程序如下: #include stdio.h #include math.h Main( ) int I; Float s;,For ( i=0;i1024;i+) s=sin(actan(1)*8*i/1024); Printf( %d,%d; n, (int)(s+1)*1023/2); 两个程序运行之后所得结果是一致的。,11.3 主要VHDL源程序,11.3.1
5、 相位累加器SUM99的VHDL源程序 -SUM99.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);,CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END ENTITY SUM99; ARCHITECTURE ART OF
6、SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(CLK, EN, RESET) IS BEGIN,IF RESET=1THEN TEMP=0000000000; ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS; END ARCHITECTURE ART;,11.3.2 相位寄存器REG1的VHDL源程序 -REG1.VHD (REG2.VHD与REG1.
7、VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END ENTITY REG1;,ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS; END ARCHITEC
8、TURE ART;,11.3.3 正弦查找表ROM的VHDL源程序 -ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0); CLK:IN STD_LOGIC; OUTP:OUT SIGNED (8 DOWNTO 0);,END ENTITY ROM; ARCHITECTURE ART OF ROM IS B
9、EGIN PROCESS (CLK) IS BEGIN IF (CLKEVENT AND CLK=1)THEN CASE ADDR IS WHEN 0000000000=OUTPOUTPOUTPOUTP=000000101;,WHEN 0000000100=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=111011110;,WHEN 1111101011=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=111110000;,WHEN 1111110111=OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUT
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 第11章 直接数字频率合成器的 11 直接 数字 频率 合成器
链接地址:https://www.31doc.com/p-11876741.html