用Verilog语言写的三_五分频电路.doc
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1、用 Verilog 语言写的三分频电路方法一: /上升沿触发的分频设计 module three(clkin, clkout); input clkin;/ 定义输入端口 output clkout;/ 定义输出端 ? reg 1:0 step1, step; always (posedge clkin) begin case (step) 2'b00: step<=2'b01; 2'b01: step<=2'b10; 2'b10: step<=2'b00; default :step<=2'b00;endcase
2、 end always (negedge clkin) begin case (step1) 2'b00: step1<=2'b01; 2'b01: step1<=2'b10; 2'b10: step1<=2'b00; default :step1<=2'b00;endcase end assign clkout=(step1|step11); endmodule方法二:clock, 第三个周期输出低这样/ 如果 duty cycle =50%, 可以第一个周期第二个周期输出原先 可以实现三分频,输出是占空比 1:
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- Verilog 语言 分频 电路
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