7-集成电路版图设计.ppt
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1、集成电路设计基础,第七章 集成电路版图设计,华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授,版图设计概述,版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形,包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的规则,这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺,有不同的设计规则。 设计者只有得到了厂家提供的规则以后,才能开始设计。 版图在设计的过程中要进行定期的检查,避免错误的积累而导致难以修改。 很多集成电路的设计软件都有设计版图的功能,Cadence
2、的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。,版图设计流程,设计规则检查DRC Design Rule Check 电气规则检查ERC Electrical Rule Check 版图与线路图比较程序Layout Versus Schematic(LVS) 版图寄生参数提取LPE Layout Parameter Extraction 寄生电阻提取PRE Parasitic Resistance Extraction,4,7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据
3、提交,第7章 版图设计,选择工艺流程需要考虑的因素,选择某一家公司的某一工艺来实现我们所设计的IC,除了Design Rules外尚会包含下列资料。 1. 工艺参数:如每一层的厚度,深度等。 2. 工艺流程:如每一步骤所需的时间。 3. 设计指导 (Design guide):如告诉你如何加contact,如何用library,如何用避免Latch Up等 4. SPICE Parameters:SPICE的参数。一般还有分是那一种 SPICE的参数。这些参数大致分为 (1) 基本 (Typical);(2) 最快 (Fast) 及 (3) 最慢 (Slow)。 5. Package:可用的包
4、装及Pin Count。 6. Area:每一个Die的最大容许面积。 7. Testing:测试方法 8. 其它:如温度系数,片电阻 (Sheet resistance) 系数,Tape out的流程等。,7.1 工艺流程定义,设计规则是以晶圆厂实际制造过程为基准,经过实际验证过的一整套参数,是进行版图设计必须遵守的规则,版图设计是否符合设计规则是流片是否成功的一个关键。每一家公司的Design Rules并不相同,同一公司不同Process其Design Rules也会不相同,即使是同一公司同一Process,其Design Rules也会Upgrade。 以台湾半导体制造公司(TSMC)
5、的0.35m CMOS工艺为例,我们给出从工艺文件出发到设计出版图的途径。 TSMC的0.35m CMOS工艺是MOSIS 1998年以来提供服务的深亚微米工艺,以下简要介绍利用该工艺的技术文件进行芯片设计的流程。,TSMC的0.35m沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表。,金属布线层及其性能参数,MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层,新加坡Chartered 0.35mCMOS工艺定义的全部工艺层,10,Feature size L=0.18um VDD 1.8V/2.5V Deep NWELL to reduce substrate no
6、ise MIM capacitor(1fF/um2) Thick-top-metal for inductor 6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq) High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq) M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq),0.18m 制程结构,11,7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交,第7章 版图设计
7、,7.2 版图几何设计规则,集成电路的制造必然受到工艺技术水平的限制,受到器件物理参数的制约,为了保证器件正确工作和提高芯片的成品率,要求设计者在版图设计时遵循一定的设计规则,这些设计规则直接由流片厂家提供。 设计规则(design rule)是版图设计和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间的最小间距等。 设计规则可以采用可缩放的-规则(最小尺寸用的倍数表示)和固定的微米规则(最小尺寸用具体微米数值给出),1. 最小宽度(minWidth),在利用DRC(设计规则检查)对版图进行几何规则检查时,对于宽度低于规则中指定的最小宽度的几何图形,计算机将给出错误提示。,最小宽度
8、指封闭几何图形的内边之间的距离,TSMC_0.35m CMOS工艺中各版图层的线条最小宽度,2. 最小间距(minSep),间距指各几何图形外边界之间的距离,TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔,3. 最小交叠(min Overlap),交迭有两种形式: a)一几何图形内边界到另一图形的内边界长度(overlap) b)一几何图形外边界到另一图形的内边界长度(extension),TSMC_0.35m CMOS工艺版图各层图形之间最小交叠,新加坡Chartered 0.35mCMOS工艺设计规则,4. 设计规则举例,20,图 多晶硅层相关设计规则的图形关系,21,7.1
9、 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交,第7章 版图设计,8.3 图元,电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。 仅根据设计规则来设计版图,难以入手。 对版图设计者来讲,工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。 必要时,设计者需要自己建立相应的元件库。 以下给出根据MOSIS提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件,图中几何尺寸的单位都是lambda,对于0.35m工艺,
10、=0.2m。,1. NMOS和PMOS,多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区(NMOS),P+扩散和有源区共同形成P型有源区(PMOS)。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。 MOS管的可变参数为:栅长(gate_length)、栅宽(gate_width)和栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度,最小值为2 lambda=0.4m。 栅宽(gate_width)指栅极下有源区(沟道)的宽度,
11、最小栅宽为3 lambda=0.6m。 栅指数(gates)指栅极的个数。,NMOS 俯视图,PMOS 俯视图,2. 电阻(Resistor),设计者在Cadence环境下CMOS工艺可用的电阻有多晶硅电阻、有源层电阻和阱区电阻。 三种电阻的计算公式均为: 其中,Rsh为方块电阻值,l 和w 分别是体电阻的长与宽,Rcon是单个接触区形成的电阻值,n是接触孔数. 电阻的可变参数:电阻宽度(width)、电阻值(R)。,多晶硅电阻,第一层多晶硅电阻俯视图,多晶硅通过接触孔与第一层金属连接,该金属构成电阻的两个电极,图中所示电阻最小宽度为2 =0.4m。 第一层多晶硅的方块电阻值为7.4欧姆,每接
12、触孔形成的电阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。,多晶硅电阻(续),第二层多晶硅(Electrode)的方块电阻值为47.4欧姆,每个接触孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧姆。,第二层多晶硅电阻俯视图,有源层电阻,由N+扩散与有源区形成N+有源层电阻。有源层通过接触孔与第一层金属连接,金属构成有源层电阻的两个电极。 N+有源层电阻的方块电阻值为79.1欧姆,每个接触孔形成的电阻为54.8欧姆。电阻一般为几百到几千欧姆。,N+有源层电阻俯视图,有源层电阻(续),P+扩散分别与有源区形成P+有源层电阻。有源层通过接触孔与第一层金属连接,金属构成有源层电阻的两个电极。 P+
13、有源层电阻的方块电阻值为153.4欧姆,每个接触孔形成的电阻为118.5欧姆。电阻一般为几百到几千欧姆。,P+有源层电阻俯视图,阱区电阻,为了引出N阱电阻的两个电极,在N阱中进行N+扩散,该扩散区与有源层形成N型有源区,有源区再通过接触孔和金属连接形成欧姆接触,金属构成了电阻的两个电极。,N阱电阻的方块电阻值为1011欧姆,该电阻一般在几k到几百k。,电容(Capacitance),TSMC_0.35m工艺制作的电容是一种结构简单的MIM电容,该电容由三层介质组成: 导电层作为下电极 绝缘层作为平板电容两电极间的介质 导电层作为上电极,电容计算公式,其中,area是两导电层重叠区域的面积,Ca
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- 集成电路 版图 设计
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