Xilinx可编程逻辑器件设计与开发(基础篇)连载42:Spartan.doc
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1、Xilinx可编程逻辑器件设计与开发(基础篇)连载42:Spartan九、 分配高速收发器和时钟逻辑可以将综合后网表文件导入PlanAhead,然后在PlanAhead 中完成关键时钟,以及相关联的I/O 端口的分配。例如: PlanAhead 可以对某些逻辑进行分组,像高速收发器(Gigbit Transceiver,简称GT),以及相关联的I/O 对,再对这些分组进行逻辑位置的规划、端口的分配等操作。完成分配,PlanAhead 还可以对完成的设计网表进行DRC、WASSO 校验,以防止规划出错。打开一个基于网表的项目,完成逻辑对象布局及I/O 端口的分配。1. 在PlanAhead 中运
2、行【File 】 【Open Project 】, 打开如下文件PlanAhead_Tutorial/Projects/project_cpu_netlist/project_cpu_netlist.ppr。2. 切换到【Floorplan io_planning_fp】窗口,运行【Edit】【Find】,打开图10-54 所示的查找对话框,按图中所示设置,单击【OK】。在查找结果中,单击【Cell】列两次,就会看到图10-55 所示结果,图中显示了项目中用到的时钟以及高速I/O 资源。图10-54 查找全局时钟及高速I/O图10-55 查找结果3. 再查找一次,按图10-56 所示设置查找选
3、项,单击【OK】开始查找。图10-57为查找结果,选择所有查找结果,可以在【Device】窗口看到所选元素在器件中的具体位置,如图10-58 所示。图10-56 查找全局时钟及高速IO图10-57 查找结果图10-58 DCM、BUFG、GTP_DUAL 在【Device】中的位置4. 创建位置约束。在查找窗口选择Instance 标签,如图10-59 所示。可以看到设计中用到的全局时钟、高速I/O 资源。在【Device】窗口选择按钮,在Device 中创建位置约束。在查找窗口选择第一个GTP_DUAL,按住鼠标左键不放,将其拖放到图10-60 所示的GTP_DUAL 区域,当鼠标由圆形变为加号时,说明找到一个合适的位置,释放左键,这样就完成了一个对象的位置。用同样的方法放置剩余的对象,包括DCM 和BUFG。需要注意的是,由于DCM 和BUFG 是相互关联的,所以放置DCM 和BUFG 时,相关联的对象要靠近放置。完成位置约束的【Device】视图图10-60 完成位置约束的【Device】视图
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