一种基于FPGA的数字秒表设计方法.doc
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1、一种基于FPGA的数字秒表设计方法摘要: 文中介绍了一种基于FPGA的数字秒表设计方法。采用VHDL硬件描述语言, 运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。最后经实验验证, 该数字秒表计时准确, 输入信号能准确控制秒表运行。系统所采用的自上而下的模块化设计方法, 对于其他复杂的系统设计也有很强的借鉴意义。数字集成电路作为当今信息时代的基石, 不仅在信息处理、工业控制等生产领域得到普及应用, 并且在人们的日常生活中也是随处可见, 极大的改变了人们的生活方式。面对如此巨大的市场, 要求数字集成电路的设计周期尽可能短、实验成本尽可能低, 最好能在实验室直
2、接验证设计的准确性和可行性, 因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言, FPGA的易用性不仅使得设计更加简单、快捷, 并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合, 甚至可以直接利用FPGA实现, 无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法, 在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证, 并给出了完整的源程序和仿真结果。1 总体功能结构设计一个完整的数字秒表应具有计时、相应的控制以及计时结果显示功能, 总体的功能结构如图1所示。黑色线框内是计数模块、使能转化模块和显示译码模
3、块, 左边是输入控制信号, 右边是显示计时结果的数码显示管, 用六位BCD七段数码管显示读数, 显示格式如图2, 计时范围为: 1小时,精度为0.01s。输入时钟信号由32MHz的石英晶振提供, 考虑到设计指标要求秒表精度为0.01秒, 计数脉冲的时钟输入就应该是频率为100Hz的脉冲, 所以先要设计一个320000分频器, 分频器的输出可作计数器的输入; 其次计数模块设计应综合考虑秒表的计时范围(1小时) 和显示输出(6位输出), 6位输出中有两位是六进制输出, 其余四位是十进制输出,所以可通过设计4个模10计数器和2个模6计数器来实现, 其中较低位的进位输出就是高位的计数输入端。控制模块应
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- 一种 基于 FPGA 数字 秒表 设计 方法
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