利用逻辑分析仪和DSO解决信号完整性问题.doc
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1、利用逻辑分析仪和DSO解决信号完整性问题随着目前对通信和计算机系统速度与带宽的需求不断上升,系统设计师正面临着严峻的考验。按时序进行测试的并行总线结构已接近其能力的极限,总线宽度现达到 64位以上,致使电路布局异常复杂。此外,宽平行总线内的大量信号同步起来也非常麻烦,尤其是这些信号还会受到诸如噪声和串扰等随机因素的影响。并行总线宽度经多年不断增长之后,如今出现了另一种朝着相反方向发展的总线技术趋势,即窄串行总线开始取代宽并行结构。例如128位并行连接将变成一个四线串行总线,当然这些变少的物理连线仍然必须传输与宽并行总线同样的数据,甚至还要更多。串行总线一般以打包的形式传送数据,分包传输通过物理
2、层技术完成,然后在协议层上实现。串行总线设计好处很多,如打包数据适应性更强(字符长度可随系统要求而呈动态变化)、可靠性更高,以及内置有误差发现和校正功能。此外,信号线越少说明需要布局的通路越少,因而弯曲、通孔和端点也越少。简言之,串行总线速度快、容易操作且可靠性高,恰好与系统对更高带宽和性能的需要保持一致。除了这些优点,串行总线也给系统设计师提出了一些新的挑战。设计人员在规划应用这些信号以及排除故障时,必须考虑到非常高的速度和新型动态性能,所选择的测试工具必须能够与快速信号保持一致,这些信号以复杂协议如RapidIO、PCI-Express和Hypertransport等传输大量信息。除了要跟
3、上更快速度外,设计人员现在应付的是硬件、软件和固件的设计融合,嵌入式软件、数字逻辑、模拟电路和印制电路板等不再是分离的开发单元,需要同时考虑分析,以有效解决现在越来越多的信号完整性问题。数据内容按时间分割到不同的包上,出现错误的原因可能在应用软件本身,也可能是打包协议、数字逻辑或总线时序出错。纯粹的逻辑设计已不够用,如今的系统速度还有一些其它影响必须理解并考虑,但很多工程师却不习惯于这样思维。过去的数字设计师把精力主要放在信号之间的时序问题上,现在则必须考虑器件内部及之间的信号参数问题,这些因素综合起来导致信号完整性问题大幅度增加,使排除故障的工作比以前更难。多数数字故障排除工作的第一道防线是
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