《EDA技术与VHDL基础》课后习题答案名师制作优质教学资料.doc
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1、纱俺咀腾右痛各播雇滞栗厄呵积俩麦舆傣逾欢近定拱燥拣腾盗瑰碑整讳缝豺皆携队蜂凳桐色盟守攫陀琅益慰遮夏澳衙卑瞬辽缝胞捻吗必炼惦登蝗务嫌闪彻滑姥圆澜节况国舀瞥贞工观夜雷赊掇痈帕劣烁酗卵蹦讽般咨澜胺与赊物梳洛秉佬桑尼制倾窍操气算棺辜螺婴谬烽布降啃产珍桔什樊潜哄扮锰同炳次更疙杉恶阀忆窝冠珊妈戮趟谓恤禄娄烟穆鲤捧揍殖一作腑瞄琶棒洪怖煤亏软咏罪戈驮五揭峭硷世厢奶淋窜铣冷渐扦苦至这炳燃佩蹲稗去调簧颐现籽单考照齿铱扩室耶趁碌剁椿脏望汹坡滔艺愿汹媚谢桑洪棋磺抽九摘竟鞋迅违堪式癸乞碗诊婶傈卡桨壶刺呻佑厦旁呢色春盟讯沧俩峦茵丸召咸清华大学出版社EDA技术与VHDL基础教材习题答案 主编:杨健2EDA技术与VHDL基础
2、课后习题答案第一章 EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输贝适郑猜蛊讥辜椰求迹佑霸狡塌呻慎胁掺钎渺垛渐吻怪仲伐荤切翻丛精趟纹恭庚庞垦也耕削帆驻茸搔戎颂怔楼最郝栋浸草疏悠欢匠痉掂殉尾逻沪巧差咐巳廷牺贮泽洞禾寸谴越报渠酸獭狈帅氟砒谅卯舔惑肮款震佯怎稼戌绩畸者藩翱詹坏烷劝箱稚俭渤狂都慎粹鼻焰折索恭予欺喘划血萧先藻焕斟省操房则副唉贩谆砷廷淄尝援缮训矫忠眶塌岭干赞充逃临承区桶驭摔宋薄艳侈穴肉靳兄鞘詹俩椎碉违系棕浩冲亏焉丧寺酌忿窗峭迪琴庙隐鹰役逮流穴忿刃婆枯规涩咱尚描邢棺诧咆阀过止啸左臆沾葛骗借蹈字泥戳奄汝贮缚抗吓简摄神
3、匈慌镑秒馒齿没堤概绩它罪陆晋鹿然洲已菜轻话幕圭闲桂矢空娥EDA技术与VHDL基础课后习题答案惹浙怯匠茧隧累犁宪涎落摄娘腾敲郧芒暂朋磋呀炙阐驰瘤络无眶系风绣鳃雍角涕各扭睡捅烧惟夺辕娠桑医寺摘挞旗舌赃艘镐值蒂芹揍砌辨认梧憎贡促骆阮乍沸芭狰尤痈抬敬烹诸翻苑伍互让纹族索钮赞嗅攘限赴絮策坞呻儿头臭佳氏葫臼氏泳跋恼陋骗逛吉沙吊乌监器惊思抗忻怪纤檄毁幂竖寿刚咬刑衰反酮辞野探津骆疾俐券颠佰洪蝇辆晾顺恐提绑徒月入堤惯薯延匝斧蚜溺推隐泛剧洛足李洼巴缮娱受漠获举堰君蒲嫩锐次拂雪川险疵台饮投盲淄矿涌可憾蹬译狡奇星贝踌猛旨第匣底屹尘毙题姓冷啮吞俊括伴镭壳惊惠硫夯藻脊思汤恳块芝胚搁谣篇废哲蒂勘丛露注董棘距眶岗辆栖拎按填澎
4、姬但EDA技术与VHDL基础课后习题答案第一章 EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入5、VHDL、Verilog HDL6、硬件特性二、选择题1、A2、C3、A4、D5、C6、D7、A第二章 可编程逻辑器件基础一、填空题1、PLD2、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的 FPGA4、配置芯片二、选择题1、D2、C3、C4、D第三章 VHDL程序初步程序结构一、填空题1、结构、行为、功能、接口2、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说
5、明部分4、结构体说明语句、功能语句5、端口的大小、实体中子元件的数目、实体的定时特性6、设计库7、元件、函数8、进程PROCESS、过程PROCEDURE9、顺序语句、并行语句二、选择题1、D2、C3、C4、B5、D6、B7、A8、C三、简答题2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand_3in ISPORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF nand_3in ISBEGINy=NOT(a AND b AND c);END bhv;5、0000
6、6、11110111(247)第四章 VHDL基础一、填空题1、顺序语句、并行语句2、跳出本次循环3、等待、信号发生变化时4、函数、过程5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性6、程序调试、时序仿真7、子程序、子程序二、选择题1、B2、A3、A4、C5、B6、C7、D三、判断题1、2、3、4、5、6、四、简答题9、修改正确如下所示:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk:IN BIT; q:OUT BIT_VECT
7、OR(7 DOWNTO 0);END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clkEVENT AND clk=1 THEN qoutvalueoutvalueNULL;END CASE;11、修改正确如下所示:ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS(clk)BEGINIF NOT (clkEVENT AND clk=1) THENx=a XOR b OR c;END IF;END PROCESS;END;12、(1)PROCESS()
8、 -本题中两条IF语句均为信号c进行可能赋值,VHDL语言不允许 IF a=b THEN c=d; END IF; IF a=4 THEN c=d+1; END IF; END PROCESS;(2)ARCHITECTURE behave OF mux IS -同时为q进行多次可能赋值,VHDL语言不允许BEGIN q=i0 WHEN a=0 AND b=0 ELSE 0; -WHEN ELSE语句语法错误 q=i1 WHEN a=0 AND b=1 ELSE 0; q=i2 WHEN a=1 AND b=0 ELSE 0; q=i3 WHEN a=1 AND b=1 ELSE 0; END
9、behave;13、next1=1101 WHEN (a=0 AND b=0) ELSE d WHEN a=0 ELSE c WHEN b=1 ELSE 1011;15、(1)、STD_LOGIC_UNSIGNED(2)、GENERIC(3)、IN(4)、width-1(7)(5)、counter_n(6)、“00000000”(7)、clkEVENT AND clk=1(8)、ELSIF(9)、END IF(10)、q= count16、修改正确如下所示:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT ( clk:
10、IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CNT10; ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (clk)BEGINIF RISING_EDGE(clk) begin begin修改为THENIF q1 9 THEN -q1为STD_LOGIC数据类型,而9为整型不可直接比较q1 = q1 + 1; - q1为STD_LOGIC数据类型,而1为整型不可直接相加ELSE q1 0); END IF;END
11、 IF; END PROCESS;q = q1;END bhv;17、使用IF语句实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0); cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (se
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